SU1180882A1

SU1180882A1 - Устройство дл умножени в обратных кодах

Info

Publication number: SU1180882A1
Application number: SU833641492A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1983-09-14
Filing date: 1983-09-14
Publication date: 1985-09-23

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ОБРАТНЫХКОДАХ, содержащее регистры множимого, множител и результата, сзгмматор, два блока элементов И, причал входы множимого и множител устройства соединены с информационными входами соответствующих регистров, выходы регистра результата и регистра множител вл ютс соответственно, выходами старшей и младшей частей результата , пр мой и инверсный выходы регистра множимого соединены соответственно с. информационными входами первого и второго блоков элементов И, выходы которых соединены с соответствующими входами сумматора, третий вход которого соединен с выходом регистра результата, выход сумматора со сдвигом на один разр д в сторону младших соединен с информационным входом регистра резуль- тата, тактовые входы которого и регистра множител соединены с тактовым входом устройства, выход младшего разр да сумматора соединен с вхоцом старшего значащего разр да регистра множител , отличающеес тем, что, с целью повьш1ени быстродействи , пр мой и инверсный (Л выходы знакового разр да регистра с множител соединены соответственно с первыми управл ющими входами второго и первого блоков элементов И, пр мой и инверсный выходы младшего разр да регистра множител соединены соответственно с вторыми управл ющими входами первого и второго блоков элементов И. 00 X)

Description

Изобретение относитс к вычислительной технике и может быть использовано при койструнровании и разработке специализированных и универсальных процессоров.

Целью изобретени вл етс повьппение быстродействи .

На чертеже представлена схема устройства дл умножени в обратных кодах.

Зстройство дл умножени в обратных кодах содержит вход 1 множимого регистр 2 множимого, вход 3 множител , регистр 4 множител блок 5 элементов И, сумматор 6, блок .7 элементов И, регистр 8 результата, тактовый вход 9, выходы 10 и 11 старшей и младшей частей результата.

Устройство работает следующим образом .

Перед началом операции умножени с входа.1 в регистр 2 записываетс обратный код множимого (Х . ). С входа 3 в регистр 4 записываетс обратный код множител (У. ). Еели у J О, то элементы И 7 заперты (Т ц. 0). На выходах элементов И 5 формируетс конъюкци П - Х. ., где У ОБО. содержимое младшего значащего разр да регистра 4. Поэтому, если У 1, то в сумматор 6 поступает код Х . Если Уоъп сумматор поступает ноль. По затухании переходных процессов в элементах И 5 и сумматоре 6, на вход 9 подаетс тактовый сигнал. По заднему фронту этого сигнала величина П записываетс в регистр 8 с сдвигом, происходит сдвиг множител в регистре 4.

Мпадший разр д Пг, с выхода сумматоров записываетс в старший значащий разр д 4. В триггере Т устанавливаетс следующий разр д множител УОБ, (n-il этом первый цикл умножени заканчиваетс .

Во втором цикле сформированное

значение у П из регистра 8 поступает на вход сумматора 6. Одновременно из элементов И 5 на вход сумматора 6 поступает конъюкци П ,., .

В результате в сумматоре сформируетс сумма

S, -| П„+ П„., .

По затухании переходных процессов на вход 9 подаетс второй тактовый сигнал, по которому сумма S записываетс в регистр 8 со сдвигом, множитель в регистре 4 сдвигаетс еще на один разр д, младший разр д регистра 8 записываетс в.старший значащий разр д регистра 4. На этом второй цикл умножени заканчиваетс

Аналогичным образом выполн етс еще П -2 -цикле. После выполнени последнего цикла на выход 10 поступают старшие разр ды,а на выход 11 младшие разр ды произведени в обратном коде.

Если У О, то запираютс элементы И 5, и величины П формируютс на выходах элементов И 7. Устройство работает аналогично рассмотренному случаю с той лишь разницей, что П инверси (, и т.д.

Следует отметить, что при сдвиге в регистре 4 сдвигаютс все разр ды кроме знакового.

Регистр 8 и сумматор 6 Имеют дополнительный знаковый разр д, так как сумма частичных произведений фбрмируетс в модифицированном коде .

±

Claims

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

В ОБРАТНЫХ’КОДАХ, содержащее регистры множимого, множителя и результата, сумматор, два блока элементов И, причем входы множимого и множителя устройства соединены с информационными входами соответствующих регистров, выходы регистра результата и регистра множителя являются соответственно, выходами старшей и младшей частей результата , прямой и инверсный выходы регистра множимого соединены соответственно с. информационными входами первого и второго блоков элементов И, выходы которых соединены с соответствующими входами сумматора, третий вход которого соединен с выходом регистра результата, выход сумматора со сдвигом на один разряд в сторону младших соединен с информационным входом регистра результата, тактовые входы которого и регистра множителя соединены с тактовым входом устройства, выход младшего разряда сумматора соединен с входом старшего значащего разряда регистра множителя, отличающее с я тем, что, с целью повышения <g быстродействия, прямой и инверсный выходы знакового разряда регистра множителя соединёны соответственно с первыми управляющими входами второго и первого блоков элементов И, прямой и инверсный выходы младшего разряда регистра множителя соединены соответственно с вторыми управляющими входами первого и второго блоков элементов И.

3880$ t Г™ OS >

1 1