SU1188862A1 - @ -Триггер - Google Patents

Abstract

D - ТРИГГЕР, содержащий четыре транзистора и четыре резистора , D -вход Л -триггера соединен с эмиттером первого транзистора, база которого через первый резистор соединена с шиной питани , коллектор первого транзистора соединен с базой второго транзистора, коллектор второго транзистора соединен с коллектором третьего транзистора и через второй резистор с шиной питани , а коллектор четвертого транзистора соединен через третий резистор с шиной питани , отличающий .с   тем, что, с целью уменьшени  потребл емой мощности и увеличени  быстродействи , в него введен п тый транзистор, база которого соединена через четвертый резистор с шиной питани , а коллектор соединен с. с базой третьего транзистора, перS вый эмиттер п того транзистора сое (Л динен с эмиттером второго транзистора и тактовым входом Э -триггера, второй эмиттер п того транзистора соединен с выходом -триггера и с коллектором четвертого транзистора, эмиттер которого соединен с эмиттером третьего транзистора и общей шиной.

Description

Изобретение относитс  к импульсной технике и предназначено дл  использовани  в интегральных логических цифровых микросхемах.

Цель изобретени  - уменьшение потребл емой мощности и увеличение быстродействи  путем уменьшени  напр жени  питани  и логического перепада.

На чертеже изображена принципиальна  схема D -триггера, тактируемого низким уровнем тактового сигнала .

D -триггер содержит п ть транзисторов 1-5 и четыре резистора 6-9 D-вход 10 соединен с эмиттером первого транзистора 1, база которого через первый резистор 6 соединена с шиной питани , коллектор первого транзистора 1 соединен с базой второго транзистора 2, коллектор которого соединен с коллектором третьего транзистора 3 и через второй резистор 7 с шиной питани , а -коллектор четвертого транзистора 4 соединен через третий резистор 8 с шиной питани , база п того транзистора 5 соединена через четвертый резистор 9 с шиной питани , а коллектор соединен с базой третьего транзистора 3, первый эмиттер п того транзистора 5 соединен с эмиттером второго транзистора 2 и тактовым входом 11 триггера , второй эмиттер п того транзистора 5 соединен с выходом 12 триггера и с коллектором четвертого транзистора 4, эмиттер которого соединен с эмиттером третьего транзистора 3 и общей шиной.

D -триггер работает следующим образом. .

Предположим, что на тактовыйвход 11 подано напр жение О. Если на входе триггера 10 установлен потенциал 1, то транзистор 1 находитс  в инверсном режиме и ток его коллектора втекает в базу транзистора 2 и  вл етс  достаточным дл  насьпдени  транзистора 2, потенциал на коллекторе которого равен сумме остаточного напр жени  на насьщенном транзисторе 2 и напр жени  на входе Таким образом, потенциал на базе транзистора 4 недостаточен дл  его отпирани , поэтому на выходе триггера устанавливаетс  потенциал 1. Потенциал О с входа тактового сигнала поступает также и на первый

эмиттер транзистора 5, поэтому иеза висимо от потенциала на втором эмиттере транзистора 5 последний насыщен а транзистор 3 закрыт при любом потенциале на выходе триггера.

Если на вход 10 триггера подаетс  потенциал О, транзистор 1 насьпцаетс  и на его коллекторе устанавливаетс  потенциал, равный сумме потенциала О и падени  напр жени  между коллектором и эмиттером насьш1енного транзистора Ч. Этот потенциал недостаточен дл  удержани  транзистора

2во включенном состо нии, поэтому он включаетс  и потенциал на его коллекторе увеличиваетс  до напр жени  отпирани  эмиттерного перехода транзистора 4. Транзистор 4 включаетс 

и переходит в насыщение, при этом на выходе триггера потенциал уменьшаетс  до уровн  О. Транзистор 5 также насыщен благодар  потенциалу О на первом эмиттере, поэтому транзистор 3 вьключен и его коллекторный ток равен нулю.

Таким образом, при удержании потенциала О на тактовом входе 11 на выходе триггера потенциал повтор ет потенциал на входе 10 триггера. I

Пусть на тактовый вход 11 подано

напр жение 1, тогда независимо от входного сигнала на эмиттере транзистора 1, на баз транзистора 2 сохран етс  потенциал, недостаточный дл  отпирани  транзистора 2, поэтому коллекторный ток транзистора 2 ранен нулю. Если потенциал на выходе триггера равен потенциалу 1, то транзистор 5 работает в инверсном режиме и в базу транзистора 3 втекает ток резистора 9, достаточный дл  насыщени  транзистора 3. На база транзистора 4 устанавливаетс  потенциал О недостаточный дл  отпирани  транзистора 4, поэтому на выходе триггера сохран етс  высокий потенциагг 1. Если же на выходе .триггера было напр жение О, то транзистор 5 насыщаетс , потенциал на его коллекторе снижаетс  до величины, равной сумме потенциала О и падени  напр жени  между коллектором и эмиттером насыщенного транзистора 5, недостаточной дл  того, чтобы транзистор 3 осталс  в режиме насыщени . Поэтому потенциал на коллекторе транзистора

3возрастает до уровн , достаточного дл  удержани  транзистора 4 в насыщенном состо нии, при этом на выходе триггера сохран етс  потенциал О, следовательно, при удержании потенциала 1 на тактовом входе триггер хранит ранее записанную информацию.

Таким образом, предложенное устройство функционирует как D -триггер тактируемый уровнем О.

Предложенный триггер работает при низких напр жени х источника питани 

величины + U

вплоть до

то

и„., и на от14 - 90 падение напр жени  крытом диоде Шоттки и эмиттерном переходе транзисторов.

Предлагаемый триггер имеет более высокое быстродействие за счет уменьшени  логического перепада. Порог переключени  D -триггера снижен, поэтому задержка переключени  триггера на положительном фронте входного или тактового сигналов также уменьшаетс .

Предложенный триггер может работать как на транзисторах п-р-п-типа с диодами Шоттки, так и без диодов Шоттки, однако в первом случае достигде гаетс  наибольшее быстродействие схемы благодар  исключению насьш1ени  транзисторов.

Claims (1)

1. D - ТРИГГЕР, содержащий четыре транзистора и четыре резистора, D -вход И -триггера соединен с эмиттером первого транзистора, база которого через первый резистор соединена с шиной питания, коллектор первого транзистора соединен с базой второго транзистора, коллектор второго транзистора соединен с коллектором третьего транзистора и через второй резистор с шиной питания, а коллектор четвертого транзистора соединен через третий резистор с шиной питания, отличающий,с я тем, что, с целью уменьшения потребляемой мощности и увеличения быстродействия, в него введен пятый транзистор, база которого соединена через четвертый резистор с шиной питания, а коллектор соединен с базой третьего транзистора, пер- $s вый эмиттер пятого транзистора соединен с эмиттером второго транзистора и тактовым входом D -триггера, второй эмиттер пятого транзистора соединен с выходом D -триггера и с коллектором четвертого транзистора, эмиттер которого соединен с эмиттером третьего транзистора и общей шиной.

   SU „1188862