SU1337902A1

SU1337902A1 - Система соединени нескольких вычислительных устройств

Info

Publication number: SU1337902A1
Application number: SU797770531A
Authority: SU
Inventors: Вольфгенг Хенцлер; Карл Херрманн; Эберхард Круг; Вольфганг Шене; Гюнтер Волленберг
Original assignee: Феб Нумерик "Карл Маркс" (Инопредприятие)
Priority date: 1978-05-03
Filing date: 1979-04-10
Publication date: 1987-09-15
Also published as: FR2425113A1; DE2912734C2; DE2912734A1; DD142135A3; CS272256B1; BG34874A1

Abstract

Изобретение относитс к области вычислительной техники и может примен тьс , в частности, при использовании микропроцессоров дл решени различных задач, например дл управлеV . ни процессами обработки и переработки , работающих в реальном масштабе времени. Целью изобретени вл етс повышение производительности и упрощение конструкции. Система содержит главное вычислительное устройство MR1 и подчиненные вычислительные устройства MR2-MR4, каждое из которых содержит центральное устройство обработки данных ZVE1-ZVE4, устройство передачи данных Dl)l-DU4 с селекторной схемой ввода-вьшода ЕА1-ЕА4 и запоминающее устройство SP1-SP4, которые снабжены аккумул торами ввода и вьшода АЕ1-АЕ4 и AAI-AA4. Указанна цель достигаетс за счет реализации возможности асинхронного соединени отдельных вычислительных устройств посредством вызова прерьша- ни . 4 з.п. ф-лы, 4 ил. х (Л 00 00 Фиг л вГ

Description

Изобретение относитс к области вычислительной техники и может примен тьс , в частности при использовании микропроцессов дл различных задач , например, дл управлени процессами обработки и переработки, работающих в реальном масштабе времени.

Известна система соединени нескольких вычислительных устройств. В DE-OS 24 46 970 - несколько работающих независимо друг от друга BbRHC- лительных устройств соединены с общим запоминающим устройством посредством интерфейса, причем последовательность- очередности вычислительных устройств при обращении к запоминающему устройству устанавливаетс блоком определени приоритета.

При этом виде соединени обмен дан-2о ронного, непосредственного и бесконфпыми осуществл етс всегда через общее запоминающее устройство.

Известны соединени периферийного типа посредством специальных устройств управлени сопр жением. По DE-OS 26 45 341 дл каждой соединительной св зи между двум вычислительными устройствами расположено устройство сопр жени . Оно может быть выполнено как компактный самосто тельный блок или может быть включено в каждое соедин емое вычислительное устройство.

В устройствах с более чем двум вычислительными устройствами системы нескольких вычислительных устройств могут быть вьшолнены по структуре кольца или звезды.

Педостаток таких систем вычислительных ycTpoficTB заключаетс в том, что дл каждого соединени между двум вычислительными устройствами необходимы раздельные устройства сопр жени .

Цель изобретени - создание схемы сопр жени дл системы нескольких вычислительных устройств, чтобы при очень низких схемотехнических и конструктивных затратах была достигнута высока производительность и одновременно обеспечивалась зкономична , просто управл ема конструкци при высокой степени унифицировани .

В основу изобретени положена задача создани возможно простой по своей конструкции системы сопр жени дл нескольких работающих одновременно и автономно над общей задачей активных вычислительных устройств.

из которых одно предусмотрено как главное, остальные - как подчиненные вычислетельные устройства с включенными в них программируемыми селекторными схемами ввода-вьшода, котора позвол ла бы осуществл ть асинхронные соединени отдельных вычислительных устройств посредством вызова прерьшани .

Поставленна цель достигаетс тем, что каждое вычислительное устройство через селекторную схему ввода-вывода подключено к общей собирающей линии

дл информации данных и адресов, и что кажда селекторна схема ввода- вьшода через особую схему управлени дл передачи управл ющих сигналов подключена к собирающей линии дл асинхликтного обмена данными между главным вычислительным устройством и подчиненными вычислительными устройствами, и что предназначенна дл главного вы25 числительного устройства селекторна схема ввода-вьшода имеет управл емый ею выход сигнала направлени данных, который соединен с остальными селекторными схемами ввода-вывода дл ус30 тановлени направлени передачи и приоритета главного вычислительного устройства.

Селекторна схема ввода-вывода управл ющего вычислительного устройjg ства имеет устройство дл определени приоритета при нескольких одновременно обращающихс подчиненных вычислительных устройствах.

40

45

50

55

Схема управлени имеет конъюнктивное логическое звено дл сигнала направлени данных, посланного главным вычислительным устройством и прин того подчиненными вычислительными устройствами, и дл сигнала готовности в вода-вьшода, выход которого подключен к второму конъюнктивному логическому звену с характеристикой выдержки времени. Второй вход конъюнктивного логического звена с характеристикой вьщержки времени соединен с вводом дл сигнала готовности ввода-вывода, его выход через третий логический злемент подключен к выходу дл сигнала направлени данных дл главного вычислительного устройства, его отрицание дл подчиненных вычислительных устройств подключено к входам вызова ввода-вьшода остальных вычислительных устройств , и через четвертое логическое звено, которое своим другим входом соединено с вторым входом второго конъюнктивного логического звена и вводом дл сигнала готовности ввода- вьгоода, второй вход конъюнктивного логического звена соединен с входом вызова ввода-вывода селекторной схе- мь ввода-вьшода, подчиненной подключенному вычислительному устройству.

Схема управлени имеет вход активизации , через который происход т ее вызов вычислительным устройством через соответствующую селекторную схему ввода-вывода дл обмена данными . Кажда селекторна схема ввода- вьшода имеет схему времени дл определени времени ожидани , в течение которого посланное или прин тое ею слово данных должно быть прин то или послано участвующим в передаче данных вычислительным устройством, и программируемую, возбуждаемую вы- зьюаемым вычислительным устройством схему времени дл сигнала ощибки в случае неприхода сигнала подтверждени в течение времени ожидани от вы зьшаемого вычислительного устройства

Подчиненные вычислительные устройства предназначены дл управлени различными шагами процесса или другими одинаковыми или отличающимис одна от другой задачами. Их функции управл ютс и координируютс главным вычислительным устройством. Поиск передачи данных может осуществл тьс одним из подчиненных вычислительных устройств или главным вычислительньм устройством посредством адресной и управл ющей линии, которые через селекторную схему ввода-вьшода подключены к собирающим лини м.

На фиг,1 представлена блок-схема дл четырех соединенных друг с другом вычислительных устройств; на фиг.2 - блок-схема селекторньк схем ввода-вьгоода, соединенных собирающим лини ми; на фиг. 3 - логическа схема управлени ; на фиг.4 - диаграмма сигналов дл устройства передачи данных .

На фиг.1 представлена система нескольких вычислительных устройств с одним главным вычислительным устройством MR1 и трем подчиненными вычислительными устройствами i-fRZ-MRA. Все вычислительные устройства MR1MR4 соединены между собой посредством собирающих линий и соединительной шины В1. Каждое вычислительное устройство MR1-MRA состоит из центрального устройства обработки данньк ZVE1-ZVE4, устройства передачи данных Dlll-DtJ4 с селекторной схемой ввода-вывода ЕА1-ЕА4 и запоминающего устройства Spl-Sp4, которые снабжены аккумул торами ввода и вьшода АЕ1-АЕ4 и АА1-АА4.

На фиг.2 представлены селекторные схемы ЕА1-ЕА4, соединенные собирающими лини ми дл данных В11, адресов В12 и управл ющих сигналов щины HS.

Селекторные схемы ввода-дьшода ЕА1-ЕА4 разделены на часть данных PortA и адресную часть PortB.

Селекторные схемы ввода-вывода ЕА1-ЕА4 построены дл работы в двунаправленном режиме. Кажда селекторна схема ЕА1-ЕА4 имеет управл ющую схему LS1-LS4, которые соединены межДУ собой собирающей линией (шина HS). Требующее обмена данными вычислительное устройство MR1-MR4 через PortB своей селекторной схемы ввода-вьшода ЕА1-ЕА4 выбирает нужного ему участника .

На фиг.З представлена логическа схема схемы управлени LS.

ЕА обозначает вход св зи селекторной схемы ввода-вьтода, щина HS обозначает собирающую ЛИНИЮ; Выход bo, посылающий сигнал направлени данных, подключен к инвертору N1 и к собирающей линии (щина HS).

Выход инвертора N1 и выход bo

селекторной схемы ввода-вьшода ЕА через переключатель S1 подключены к входу элемента HUl и через второй инвертор N2 - к входу элемента И2.

В каждом вычислительном устройстве MR1-MR4 конструктивные группы соеинены между собой общей шиной В21- В24. Подчиненные вычислительные устройства MR2-MR4 управл ют обработкой одинаковых или различных, одновременно обрабатываемых программ. С поощью таких программ управл ютс , например, процессы обработки на станках . Дл этого одному вычислительному устройству MR2 может быть передано управление вводом из считьшающего устройства перфокарт, кнопочного пол или другого программирующего датчика и вьюодом на буквенно-цифровой

индикатор, видео-дисплей, печатающее устройство, перфорирующее устройство или другое устройство вывода данных. Другие подчиненные вычислительные устройства MR3 и MRA могут использоватьс дл обработки управл ющей процессом информации и ответных сигналов . Дл этого, например, подчиненное вычислительное устройство MR3 может, в свою очередь, служить в качестве главного вычислительного устройства дл устройства низшего ранга которые также сообщаютс между собой через соединительную шину В1. Эти подчиненные вычислительные устройства могут быть использованы, например , дл управлени отдельными ос ми обргабатывающего станка. Подчиненные вычислительные устройства MR2, MR3, MR4 при такой конструкции могут быть использованы.также дл дополнительных задач, таких как функции проверки и контрол , программа контрол и тому подобное.

Главное вычислительное устройство MR1 координирует работу подчиненных вычислительных устройств MR2-MR4 снабжает их информацией из своего запоминающего устройства SP 1 и может также само выполн ть управл ющие фунции . Передача данных происходит при этом всегда между управл ющим вычислительным устройством MR1 и одним из подчиненных вычислительных устройств MR2-MR4.

Если, например, требуетс передача данных из главного вычислительного устройства MR1 в подчиненное вычислительное устройство MR3, то вычислительное устройство MR1 через селекторную схему ввода-вьшода ЕА1 своего устройства передачи данных DiJl посылает на соединительную шину В1 управл ющий сигнал и сигнал адреса , которые селекторной схемой ввода вывода БАЗ устройства передачи данных DiJ 3 будут признаны как определенные дл подчиненного вычислительного устройства MR3. До тех пор, пока подчиненное вычислительное устройство MR3 в состо нии принимать данные , т.е. оно не занимаетс вьтол- нением других, имеющих приоритет задач , через селекторную схему ввода- вывода ЕАЗ своего устройства передачи данных DtJ3, соединительную шину В1 и селекторную схему ввода-вывода ЕА1 устройства передачи данных DUl

5

0

главного вычислительного устройства MR1 оно посылает сигналы готовности приема. Таким образом, создана св зь между обоими вычислительными устройствами , и передача данных может начинатьс .

Передаваема информаци находитс сначала как построенный из сло выходной блок в аккумул торе вьгоода глав- ного вычислительного устройства MR1. Первое передаваемое слово записьгоает в счетчике слов устройства передачи данных Dl)3 принимающего подчиненно- 5 го вычислительного устройства MR3

количество передаваемых слов выходного блока, от которого во врем последующей передачи отсчитываетс ка щое вносимое слово. Последнее передаваемое слово имеет особую двоичную структуру. Как только счетчик слов досчитает нул , он вызьшает устройство сравнени , которое последнее передаваемое слово провер ет на отсутствие ошибки. Тем самым будет получено высказьшание о правильности передачи выходного блока.

Передача данных из подчиненного вычислительного устройства MR2-MR4 происходит таким же образом в обратном направлении. При этом главное вычислительное устройство MR1 определ ет с каким из подчиненных вычислительных устройств MR2 MR4 оно вступит сначала в св зь при их одновременном вызове главного вычислительного устройства I d .

Если, например, данные должны быть переданы из главного вычислительного Q устройства MR в подчиненное вычислительное устройство MR2, то главное вычислительное устройство MR1 требует обмена данными. Посланные главным вычислительным устройством MR1 сигналы поступают на соответствующие входы PortB селекторной схемы ввода-вывод ЕА2 и ЕА4. Одновременно главное вычислительное устройство MR1 через свою селекторную схему ввода-вывода ЕА1 вызьшает свою управл ющую схему LSI и посылает ей сигнал направлени ввода-вьшода данньсх из главного вычислительного устройства MR1.

Вызванное подчиненное вычислительное устройство MR2 распознает вызов, посылает подтверждение главному вычислительному устройству Ж1 и включает в работу свою схему управлени в состо ние, устанавливае5

5

0

5

мое сигналом направлени данных. В схемах управлени LSI и LS2, сигналы св зьшаютс с сигналом ввода данных или вьшода данных RDY. Главное вычислительное устройство, вьдающее данные, посылает в собирающую линию (шина HS) дл управл ющих сигналов соответствующий сигнал готовности. Принимающее данные подчиненное вычислительное устройство MR2 образует в своей схеме управлени LS2 сигнал считьшани (копировани данных), который посылаетс в собирающую линию (шина HS) дл управл ющих сигналов . В ответ иа это происходит передача данных из PortA селекторной схемы ввода-вывода ЕА1 главного вычислительного устройства MR1 через собирающую линию данных В11 в PortA селекторной схемы ввода-вывода ЕА2 подчиненного вычислительного устройства MR2. Таким же образом подчиненное вычислительное устройство MR2-MR может вызвать обмен данными с главным вычислительным устройством MR1, Главное вычислительное устройство MR1 устанавливает при этом сигнал направлени данных Ъ в состо ние, которое обозначает направление передачи из подчиненного вычислительного устройства MR2 в главное вычислительное устройство MR1.

Второй вход элемента HUl соединен с выходом RDY элемента Шг, первый вход которого св зан с выходом ARDY селекторной схемы ввода-вьгоода ЕА, второй вход которого соединен с выходом Ьг селекторной схемы ввода- вьшода ЕА. Выход элемента Шг соединен с входом элемента ИиЗ и конъюнктивным соединением с входом переключательного элемента с выдержкой времени MV. Второй вход элемента ШЗ соединен дизъюнктивно с выходом элемента Ии2 и с входом собирающую линию управл ющих сигналов (шина HS) дл сигналов требовани ввода-вывода PSTB таким образом, что обеспечиваетс двунаправленное действие. Выход элемента ШЗ подключен к входу команды ввода-вывода STB селекторной схемы ввода-вывода ЕА. Второй вход элемента Ии2 соединен с выходом переключательного элемента с выдержкой вре- тельность процесса обмена данными.

мени MV. Дл главного вычислительного устройства переключатель SI включает вход А дл подчиненных вычислительных устройств -выход инвертора N1 .

Буквой А обозначена сторона переда щего вычислительного устройства и буквой Е - сторона принимающего вы числительного устройства. Обмен да

Сигнал направлени данных Ь посылаетс управл ющим вычислительным устройством. Схема управлени LS вы- зьшаетс через ввод b| .

Пока соответствующее вычислительное устройство посыпает через ввод ARDY селекторной схемы ввода-вьгаода сигнал, он приходит на выход элемента Шг, который вызьшает элемент Ш . Элемент Ш1 на основании этого вместе с сигналом направлени данных Ь образует сигнал готовности вьшода данных PRDY, который посылаетс в собирающую линию (шина HS). Сигнал

направлени данных Ъ в схеме управлени LSI дл главного вьмис;пительно- го устройства MR1 с соответствующего выхода селекторной схемы ввода-вьшода ЕА1 через переключатель S1 попадает пр мо в элемент Ш1 , в то врем как в схемах управлени LS2-LS4 он попадает в элемент Ш1 из собирающей линии (шина HS) через инвертор и переключатель S1. Сигнал готовности вывода данных PRDY, посланный в собирающую линию (шина HS), определ ет соответствующее вычислительное устройство MR1-MR4 как передатчик информации .

Дл вырабатывани сигнала требовани ввода-вьшода STB переключательный элемент с выдержкой времени MV из сигнала готовности вывода данных PRDY, посланного готовым к выводу данных вычислительным устройством MR1-MR4, и сигнала готовности вывода RDY, посланного через элемент Шг из селекторной схемы ввода-вьшода ЕА, образует сигнал короткой длительности , в течение которой должен произойти обмен словом данных. Этот сигнал соедин етс элементом Ш2 с отрицани- ем сигнала направлени данных Ь и через вызванный элемент ШЗ попадает в селекторную схему ввода-вьшода ЕА принимающего данные вычислительного устройства MRl-l-IRA и с выхода элемента Ш2 непосредственно через собирающую линию (шина HS) как сигнал PSTB попадает в вьщающее данные вычислительное устройство fiRl-MRA.

На фиг,4 представлена последова

Буквой А обозначена сторона передающего вычислительного устройства и буквой Е - сторона принимающего вычислительного устройства. Обмен данными начинаетс с вызова R в передающей стороне А, который по вл етс на принимающей стороне в качестве сигнала R , который устанавливает там состо ние ввода, В течение заданного времени ожидани t принимающей стороной Е должен быть послан сигнал подтверждени О, который принимаетс передающей стороной А как Q , Иначе не возникает св зи передачи данных.

С подтверждением Q сбрасьшаетс сигнал вызова R на передающей стороне , и устанавливаетс состо ние вывода данных AG. Затем посылаетс пер- )1пе тгорсдавпемгк:: сково, которое содержит количество передапаемых слов внутри ныиодимого блока, как слово AS1 ив течение заданного времени окидани t:w оно принимаетс принимаю- ьчей стороной.Е. Следующие слова AS2-ASn-l пере.цаютс и принимаютс 1ЛКИМ же образом, причем посьшаемые сигналы передаютс всегда какое-то определенное врем , н течение кото- ро1ч) должен произойти их прием. В конце передачи данных посылаетс сло- цо ASn дл проверки правильности передачи сигналоп. При прошедшей без Ошибок передаче данных дополнительно может быть передано слово ASn+1, Во врем проверки состо ние ввода EG утке сброшено.

Claims

Формула изобретени

1, Система соединени нескольких нычпслительньгх усаройств, одно из которых функционирует как главное вычислительное устройство, а остальные как подчиненньЕе В1,числительные устройства , с подключенными к ним селекторными схемами ввода-вьюода, и которые через линии передачи адресов, управлени и данных соединены между собой дл асинхронного обмена данными по принципу прерьшани , отличающа с тем, что каждое вычислительное устройство через селекторную схему ввода-вывода подключено к общим собирающим лини м дл информации о данных и адресах, что кажда селекторна схема ввода-вывода через схему управлени дл передачи сигналов управлени подключена к собирающей линии дл асинхронного, пр мого и безконф- ликтного обмена данными мелоду главным и одним из подчиненных вычисли

0

тельными устройствами, и что селекторна схема ввода-вывода главного вычислительного устройства имеет управл емый им выход сигналов направлени данных, который соединен с остальными селекторными схемами ввода-вывода дл определени направлени передачи и приоритета главного вычислительного .устройства,
2.Система поп,1,отличаю- щ а с тем, что селекторна схема ввода-вывода главного вычислительного устройства оснащена устройством

дл определени приоритета в случае нескольких одновременно запрашивающих подчиненных вычислительных устройств ,
3.Система по пп, 1 и 2, о т л и- чающа с тем, что схема управлени имеет первый конъюнктивный логический элемент дл посланного главным вычислительным устройством

и прин того через инвертор подчинен- 5 ным вычислительным устройством сигнала направлени данных и сигнала готовности ввода-вьшода, выход которого подключен к второму конъюнктивному логическому элементу с характеристи- Q кой вьщержки времени, второй вход которого соединен с сигналом готовности ввода-вывода и выход которого через третий логический элемент соединен с сигналом направлени данных дл главного вычислительного устройства , и его отрицание дл подчиненных вычислительных устройств соединено с входами вызова ввода-вьгоода остальных вычислительных устройств и через четвертый логический элемент, который другим входом подсоединен к второму входу второго конъюнктивного логического элемента, подключен к входу вызова ввода-вывода селекторной схемы ввода-вывода включенного главного устройства.
4.Система по пп. 1-3, о т л и - чающа с тем, что схема управлени имеет вход активации, через который она соединена со своим вычислительным устройством через соответствующую селекторную схему ввода- вьюода дл вызова обмена данными,
5.Система по пп. 1-4, о т л и - чающа с тем, что кажда селекторна схема ввода-вывода имеет хронирующую схему дл определени времени ожидани , в течение которого посланное (прин тое) ею слово данных

5

0

5

0

5

11

должно быть прин то (послано) другим, участвующим в передаче данных, вычислительным устройством, и программируемую , включаемую требующим обмена данными вычислительным устройством

i -М

1337902

12

хронирующую схему дл посьтки сигнала ошибки в случае неприхода сигнала подтверждени от вызьгааемого вычислительного устройства в течение времени ожидани .

45

А 4

/

Фиг 2

r

Редактор И.Касарда Заказ 4133/48

Техред М.Ходанич

Корректор

Тираж 672Подписное

ВНИИПИ Государственного комитета (Х СР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.Д/5

Производственно-полиграфическое предпри тие, f.Ужгород, ул .Проектна , 4

-/ V

л/

uj

У

Корректор С.Черни