SU1504802A1

SU1504802A1 - Дельта-модулятор

Info

Publication number: SU1504802A1
Application number: SU884363276A
Authority: SU
Inventors: Aleksandr V Timchenko; Oleg R Pristajko; Svetlana V Timchenko
Original assignee: Aleksandr V Timchenko; Oleg R Pristajko; Svetlana V Timchenko
Priority date: 1988-01-13
Filing date: 1988-01-13
Publication date: 1989-08-30

Description

Изобретение относится к автоматике и вычислительной технике. Его использование в системах связи и системах слежения, где требуется быстрое вхождение в захват и высокая точность, позволяет расширить об2

пасть применения за счет переключения вида квантующей характеристики. Дельта-модулятор содержит аналого·цифровой и цифре аналоговый преобраэователн 1, 2, блок 3 оперативной памяти, арифметико-логические блоки 4, 5, группу 6 элементов НЕ, блок 7 мультиплексирования, триггер 1 1^ буферные регистры 12, 13 и блок 14 синхронизации. Благодаря введению элемента ИЛИ-НЕ 8, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и элемента ИЛИ 10 обеспечивается переключение квантующей характеристики: с центральным клиппированием - для реакции на минимальные изменения входного сигнала и с центральным подавлением слабых сигналов - для улучшения условжл вхождения в захват. 3 ил.

15

Фиг. 1

511 „„1504802

16

* I504802

Ичобретеипе относится к автоматике и вычислительной технике и может Сыть использовано в системах связи и системах слежения, где требуется $ быстрое вхождение в захват и высокая точность.

Цель изобретения - расширение области применения за счет обеспечения переключения вида квантующей характеристики.

На фиг, 1 приведена блок-схема дельта-модулятора; на фиг, 2 и 3 показаны функциональные схемы соотпетственно арифметико-логического блока 15 и блока мультиплексирования.

Дельта-модулятор содержит аналого-цифровой преобразователь (ЛЦП) 1, Дпфроаналогоный преобразователь (ПАП)

2, блок 3 оперативной памяти, первый 20 и второй арифметико-логические блоки (АЛБ) 4 и 5, группу 6 элементов НЕ, блок 7 мультиплексирования, элемент И.'ГН-ПЕ 8, элемент ИСКЛЮЧАЮЩЕЕ ИДИ 9, элемент ИЛИ 10, триггер 11, 25

первый и второй буферные регистры <

12 и 13 и блок 14 синхронизации. На фиг, 1 обозначены также информационный и управляющий Входы 15 и 16, первый, вторые и третьи информационные 30 выходы 17-19, первый и второй тактовые выходы 20 и 21.

Первый ЛЛБ 4 выполнен (фиг. 2) па группе 22 элементов ИСКЛЮЧАЮЩЕЕ 35 ИЛИ, сумматоре 23, элементе ЗАПРЕТ 24 и элементе И 25. На фиг. 2 также обозначены управляющий вход 26, первые и вторые информационные входы 27 и 28, а также первый и второй вы- 40 ходы 29 и 30. Разрядность сумматора 23 па едшпщу больше разрядности третьих выходов 19 дельта-модулятора, а старший разряд входов 28 соединен с источником логического нуля. 45

к

Второй ЛЛБ 5 выполнен аналогично (фиг. 2), но без элементов 24 и 25, а выходами его являются выходы 31 разрядов сумматора 23.

Блок 7 мультиплексирования содержит (фиг. 3) элемент НЛП 32, группу 33 элементов ЗАПРЕТ, первую и вторун группы 34 л 35 элементов И и группу 36 элементов ИЛИ. Па фиг. 3 обозиа- 55 чепы также первые, вторые и третьи информационные πχο,ιυ 37 - 39, первый И ВТорО!1 уу, рлн.чяюшпе ВХОДЫ 40 И 41 И выходы 42.

4

Блок 14 синхронизации формирует на своих выходах сдвинутые последовательности импульсов.

Сущность изобретения заключается в том, что оно реализует квантующую _/характеристику двух типов: с центральным подавлением, и центральным клиппированием слабых сигналов, причем тип характеристики легко изменяется путем подачи управляющего сигнала на один из входов элемента ИЛИ-НЕ. Такое изменение позволяет применить дельта-модуляторы в сложных следящих системах, где требуется одновременно высокая точность слежения и быстрое вхождение в захват. Эти требования реализуются, если квантующая (передаточная) характеристика в первом случае соответствует характеристике с центральным клиппированием, а во втором случае - с центральным подавлением слабых сигналов. Первый тип характеристики обеспечивает реакцию следящей системы на минимальные изменения сигнала, а второй - подавление шумовых составляющих, что может использоваться для улучшения условий и времени вхождения в захват.

Дельта-модулятор работает следующим образом.

По импульсу с первого выхода блока 14 АЦП 1 преобразует разность, между входным аналоговым сигналом и_йх(с) и аппроксимирующим напряжением и₂ на выходе ЦАП 2 в код, который записывается в блок 3 по импульсу с второго выхода блока 14. Блок 3 из выходного кода ЛЦП 1 формирует на первом выходе сигнал, соответствующий знаку разности входных сигналов АЦП 1, а на вторых выходах - код, соответствующий абсолютному значению указанной разности. Первый ЛЛБ 4 совместно с группой 6, элементами 8-10 и блоком 7 формирует на выходах последнего код абсолютного значения приращения выходного сигнала, который одновременно со знаковым разрядом на выходе элемента 9 фиксируется в регистре 12 и триггере 11 импульсов с третьего выхода блока 14 синхронизации.

Выходной сигнал триггера 11 и регистра 12 (выходы 17 и 18) является выходным сигналом дельта-модулятора в формате МДМ, а импульс с выхода 20 - тактовым выходом указанного формата. По сигналу с третьего выхода

5

6

блока 14 в регии-ре 13 фиксируется выходной сигнал устройства в форма те ИКМ за предыдущий такт, в результате чего блок 5 из сигналов блоков

, 11-13 вырабатывает выходной сигнал в формате ИКМ текущего такта, который подтверждается импульсом, появляющимся на четвертом выходе блока 14 после окончания суммирования в блоке 5, Выход 21 является тактовым выходом формата ИКМ.

Рассмотрим подробно, как работает дельта-модулятор.

Примем вначале, что на управляющий вход 16 подан сигнал логической единицы. В этом случае, выходной сигнал элемента ИЛИ-НЕ 8 всегда равен логическому нулю, в результате чего выходной сигнал элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 соответствует сигналу на первом выходе блока 3 оперативной памяти, а сигнал на входах регистра 12 точно соответствует сигналу на выходах блока 7.

Рассмотрим работу дельта-модулятора в режиме слежения за входным сигналом и_б,(ь), величина которого не выходит за интервал [0,и_н], причем нулевому значению аппроксимирующего напряжения и соответствует нулевое значение входного кода ЦАП 2, а номинальному значению И_и аппроксимирующего напряжения соответствует код 5_И“2 -1 на входах преобразователя 2 разрядностью п. В этом случае в регистре 13 записано соответствующее значение кода 5„, а в регистре 12 абсолютное значение ш-разрядного приращения 35₀ входного сигнала за предыдущий период дискретизации, знак ^которого Е_о эагисан в триггере 11.

Из указанных сигналов блок 5 вычисляет выходной сигнал 5₁=5_Э+Д5_<)· Е_о в формате ИКМ, а ЦАП 2 вырабатывает некоторую величину аппроксимирующего напряжения Д_ге[О,и_м ]. По импульсам с выходов блока 14 синхронизации величина разности напряжений Πθ,,-υ^ преобразуется блоками 1 и 3 в код, в результате чего на разрядных (вторых) выходах последнего формируется т-разрядный код АЗ,, соответствующий абсолютному значению |и_йх-и._а|, а на знаковом (первом) разряде блока 3 - сигнал, соответствующий знаку указанной разности:

Е,=з18п(и_ьх-и_а),

1 5ОА8О2

пр!гчем знаку "плюс" соответствует сигнал логического нуля, а знаку "минус" - сигнал логической единицы.

Указанные сигналы поступают на управляющий и первые информационные входы АЛБ 4, предназначенного для определения пр!гнадлежностн текущего отсчета входного сигнала интервалу

ю Го,и_н ]. На вторые информационные входы АЛБ 4 подается код 5, аппроксимирующего напряжения и₇. АЛБ 4 суммирует коды 5, и 45,. Если 5,+Л5, · Е<0, то на выходе заема (втором выходе 30)

15 АЛБ Ά появляется сигнал логической единицы =1 и, соответственно, если 5, +235 ,· Е, > 5 _н, то на выходе переноса (первом выходе 29) АЛБ 4 появляется сигнал V р, = 1. В случае, если 0 <5,+

20 +А5^-Е₁^5_Н, АЛБ 4 вырабатывает сигналы и_р_=и =0. Допустим, что в данном периоде дискретизации выполняется последнее условие, Тогда выходной код блока 7 равен А 5^=45,. Так как

25 сигнал на управляющем входе I6 равен логической единице, то по импульсу с третьего выхода блока Ι4 сигналы Е, и Л 5, записываются в триггер II и регистр 12 соответственно, а в ре30 гнстре 13 фиксируется соответствующее данному периоду дискретизации значение выходного кода 5, в формате ИКМ. В случае, если Ε,Αδ’^Ο, то соответствующее значение напряжения

щ увеличивается, а в случае, если 45^'Ε,/Ο, указанное значение уменьшается, чем обеспечивается сложение аппроксимирующего сигнала 1!^ за входным сигналом и_6к(С). Таким обра40 зом, на выходах 17 и 18 по сигналу с выхода 20 появляется значение сигнала, соответствующего знаковому раэря· ду и приращению входного сигнала, т.е, формируется выходной сигнал в

45 формате МДМ.

Через интервал времени, достаточный для выполнения операции суммирования в АЛБ 5, на выходе последнего формируется выходной сигнал в форма50 те ИКМ, что подтверждается в этот момент времени импульсом на выходе 2 1 .

Допустим, что в некотором К-м интервале дискретизации и _6х(О > И _н.

55 Тогда на выходе перенося АЛБ 4 появляется сигнал и_р,«1. В этом случае

при записи в регистр 12 выработанного блоком 3 значения кода А 8н проке-!

ходит переполнение сумматора 23 в

7

1504802

8

ЛЛЕ 5, что.в итоге может привести к сбою или автоколебательному режиму работы дельта-модулятора. Для исключения переполнения блока 5 максималь- $ ное значение, которое может быть записано в регистр 12, равно дополнению А5_Л выходного кода блока 5 до номинального 5_μ. Такое дополнение формируется группой 6 элементов НЕ из выходного кода АЛБ 5 путем инвертирования ш младших разрядов последнего, т.е. максимальное значение дополнения равно максимальному значению кода на разрядных выходах блока 1: }5

^-1· ^{БлОК 2} по сигналу и , = 1 переключается в положение» при котором на его выход передается выходной · сигнал л 5._л группы 6, который с учетом значения сигнала на управляющем 20 входе 16, рапного логической единице, записывается в регистр 12, чем обеспечивается отсутствие сбоя в выходном сигнале устройства: выходной сигнал в формате ИКМ равен 5_к=5_к.,+ 25

•Ы 5_Д ¹8Ϊ£η (и_Й1( -и₂)=8_и, а выходной сигнал в формате МДМ А 5 _к=А5_л·δΐβη(υ_βχ-υ ₇),

В дальнейшем дельта-модулятор при и_ву>и_н работает аналогично. В случае если в следующем периоде дискретиза- 39 дин и_6х<и_м, блок 4 формирует сигнал Ир₊ *=0 и работа устройства не отличается от описанной для режима слежения за входным сигналом.

Допустим, что в _]-м периоде дис- 35 кретизации и_вх <0. Это приводит к тому, что на выходе заема блока 4 формируется сигнал и_р,= 1. В этом случае запись в регистр 12 выработанного блоком 3 значения кода также может 40 привести к сбою. Для предотвращения этого максимальное значение & 5р которое можно записать в регистр 12 с учетом фиксации знака З1£п(и_8я-и₇) минус - в триггере 11, равном выход- 45 ному значению кода в формате ИКМ, сформированного сумматором 23 в АЛБ 5, В этом случае блок 7 по сигналу 17р_ — 1 переключается в положение, при котором на его выходах формирует- 50 ся сигнал 4 5 .)=5 р, который и записывается по импульсу на третьем выходе блока 14 в регистры 12 и 13, что с учетом знакового разряда на выходе триггера 11, приводит к фор- 55 мированию нулевого значения выходного кода блока 5 в формате ИКМ:

На выходах 17 и 18 при этом формируется выходной сигнал устройства в формате МДМ, равный -5·,,. В дальнейшем при υ_βΛ/0 дельта-модулятор работает аналогично. Если в следующие периоды дискретизации и_е„>0, то сигнал и_р.=0 и устройство возвращается в режим слежения за входным сигналом.

Таким образом, в данном режиме выходной сигнал устройства в формате МДМ соответствует дельта-модулятору с центральным подавлением слабых сигналов и равномерным квантованием, при этом в режиме молчания на указанном выходе формируется последовательность шагов квантования выходного сигнала

Рассмотрим случай, когда на управляющий вход 16 подан сигнал логического нуля. В этом случае при нулевом" значении кода на выходах блока 7 мультиплексирования на выходе элемента ИЛИ-НЕ 8 формируется сигнал логической единицы, в результате чего выходной сигнал элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 инвертируется по отношению к входному, т.е. изменяется знак приращения выходного сигнала, а сигнал на выходе элемента ИЛИ 10 из равного, нулю становится равным единице. Из этого следует, что работа дельта-модулятора в режиме слежения за входным сигналом и _Вх (С) еЮ,и,_н ]при Л5₀ · Е_о/0 не отличается от описанной.

Допустим, что в некотором ΐ-м интервале дискретизации на выходе блока 7 мультиплексирования формируется значение сигнала приращения Д5_;=0, причем на первом (разрядном) выходе блока 3 оперативной памяти сформирован сигнал логического нуля, т.е. соответствующий знаку "плюс". Допустим также, что дельта-модулятор находится в режиме слежения за входным сигналом С _0х(б)е(О,и_н]. На выходе элемента ИЛИ-НЕ 8 из выходного сигнала блока 7 формируется сигнал логической единицы, в результате этого значение знака на выходе элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ 9 изменяется на противоположное ("минус"), а на выходе элемента ИЛИ 10 формируется значение приращения П5;1.Указанные сигналы фиксируются в триггере 11 и регистре 12 по импульсу с третьеговыхода блока 14 синхронизации, причем одновременно в регистре 13 фик1504802

снруется соответствующее предыдущему периоду дискретизации значение выходного кода 5,в формате ИКМ. Сигналы с выходов блоков 11-13 суммируются на ЛЛБ 5, и если в (ϊ+Ι)-м интервале дискретизации значение и_8х(с) не изменилось больше, чем на единицу дискретности, то на выходе регистра 12 формируется значение прйращёния 48:,,= 1 со знаком "плюс", т.е, дельтамодулятор находится в режиме слежения за входным сигналом. Если в (ί+1)-м интервале дискретизации значение ϋ_6χ (с) уменьшилось на одну или больше единиц дискретности, то на выходе блока 7 формируется соответствующее значение приращения и дельтамодулятор также выходит из режима слежения за входным сигналом и т.д. Аналогично формируется значение приращения (ϊ+1)-γο интервала, если и _вк(с) увеличивается. Идентично работает дельта-модулятор, если +'~' ϋ_βχ (С)> и_й. В этом случае на выходах триггера 11 и регистра 12 формируется последовательность ^-1,1), а на выходе блока 5 - последовательность значений ί 8 _ц—1,

Рассмотрим случай, если в некотором 3-м интервале дискретизации И_вх(О < О, В этом случае на первом выходе блока 3 формируется сигнал логической единицы, соответствующий знаку "минус", а на выходах блока 7 - значенией 8^=0. Поэтому в случае, как и рассмотренном, на выходе элемента ИПИ-НЕ 8 формируется сигнал логической единицы, в результате чего знак приращения изменяется на противоположный ("плюс"), а значение 48 у=1. Учитывая, что 8^,=0, в I _]-м интервале дискретизации на вы ходах блока 5 формируется значение 8=1 и если в (^ + 1)-м интервале дискретизации и_4х(С)?О, на выходе блока 7 формируется соответствующее значение приращения 8₍·,,η дельта-модулятор возвращается в режим слежения за входным сигналом. Если в (з+1)-м интервале дискретизации υθ_χ(ϋ) <0, то на выходе блока 7 согласно рассмотренному случаю формируется значение й5^,=1 со знаком "минус" и т.д. Поэтому в последнем случае на выходах триггера 11 и регистра 12 формируется последовательность (+1, -1), а на выходах регистра 13 - последовательность значений (0,1).

10

15

20

25

30

35

40

45

50

55

Таким образом, в данном режиме вы* ходной сигнал устройства в формате МДМ соответствует дельта-модулятору с центральным клиппированием, при этом в режиме молчания на указанном выходе формируется последовательность тагов квантования входного сигнала (48 Е _г 5= (1 1 5, причем дельта-модулятор всегда находится в режиме еле-,, жения за входным сигналом.

Сумматор 23 АЛБ 4 выполняет операцию суммирования выходного сигнала дельта-модулятора в формате ИКМ, представленного всегда в прямом празрядном коде, с сигналом приращения входного сигнала с выходов блока 3, представленного в прямом га-разрядном коде со знаковым разрядом. В группе 22 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ сигнал приращения преобразуется в свое (η+1)-разрядное дополнение {если4 8-*Еу<0) или передается группой 22 без изменении на первые информационные входы сумматора 23. Результат суммирования, возникающий в его (п+1)-м разряде, используется для выработки сигнала переполнения (при 8·?3_н) и сигнала эаема (при 5-40) на выходах 29 и 30.

Таким образом, за счет переключения квантующей характеристики дельтамодулятор можно применять в следящих системах, обеспечивая как высокую точность слежения, так и малое время вхождения в захват. Использование одновременно двух выходов дельта-модулятора позволяет применить его в устройствах цифровой обработки сигналов в сметанном формате.

Claims

Формула изобретения

Дельта-модулятор, содержащий аналого-цифровой преобразователь, первый информационный вход которого является информационным входом дельтамодулятора, а выходы соединены с информационными входами блока оператив- ной памяти, первый выход которого подключен к управляющему входу первого арифметико-логического блока, первый и второй выходы которого соединены с одноименными управляющими входами блока мультиплексирования, вторые выходы блока оперативной памяти подключены к первым информационным входам первого арифметико-логического блока и блока мультиплекси1506802

рования, пиходы которого, кроме выхода младшего разряда, соединены с соответствующими информационными входами первого буферного регистра, триггер, выход которого подключен к управляющему пходу второго арифметико-логического блока и является первым информационным выходом дельтамодулятора, выходы первого буферного регистра соединены с первыми информационными входами второго арифметикологического блока и являются вторыми выходами дельта-модулятора, второй буферный регистр, выходы которого подключены к вторым информационным входам второго арифметико-логического блока, выходы которого соединены с информационными входами второго буферного регистра, входами цифроаналогового преобразователя, входами группы элементов НЕ, вторыми информационными входами первого арифметикологического блока и блока мультиплексирования и являются третьими ин- 25 формационными выходами дельта-модулятора, блок синхронизации, первый выход которого и выход цифроаналогового преобразователя соединены . соответственно с входом синхронизации и вторым информационным входом аналого-цифрового преобразователя, второй выход блока синхронизации подключен к пходу синхронизации блока оперативной памяти, третий выход блока синхронизации соединен с входами синхронизации триггера и буферных ре 5 гистров и является первым тактовым выходом дельта-модулятора, четвертый выход блоха синхронизации является вторым тактовым выходом дельта-модулятора, выходы группы элементов НЕ Ю подключены к третьим информационным входам блока мультиплексирования, отличающийся тем, что, с целью расширения области применения путем обеспечения переключения 15 вида квантующей характеристики, в • дельта-модулятор введены элемент ИЛИ, элемент ИЛИ-НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого подключен к первому выходу блока опе 20 рзтнвной памяти, первый вход элемента ИЛИ-НЕ является управляющим входом дельта-модулятора, выход младшего разряда блока мультиплексирования соединен с первым входом элемента ИЛИ и вторым входом элемента ИЛИ-НЕ, третьи входы которого подключены к выходам остальных разрядов блока мультиплексирования, выход элемента ИЛИ-НЕ соединен с вторыми входами 30 элементов ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых подключены соответственно к информационному входу младшего разряда первого буферного регистра и информационному входу триггера.