SU1518902A1 - Демодул тор фазоманипулированных сигналов - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - повышение помехоустойчивости. Демодул тор содержит умножитель 1 частоты, узкополосный фильтр 2, делители 3 и 5 частоты, фазовращатель 4, линии 6 и 8 задержки, фазовый детектор 7, АЦП 9, формирователь 10 импульсов, блок сумматора-накопител  11 двоичного кода, элемент 12 задержки, дешифратор 13, управл емый фазовращатель 14 и детектор 15. Цель достигаетс  путем обеспечени  корректировки фазы опорного колебани  на величину скачка фазы. В результате несмотр  на быстрые флуктуации фазы опорного напр жени  равномерно распределенные на интервале 0-2ϕ, на втором входе детектора 15 фаза напр жени  остаетс  посто нной. 2 ил.

Description

ел

Изобретение относитс  к технике св зи и может быть использовано в системах передачи данных сигнала с фазовой манипул цией.

Цель изобретени  - повьппение помехоустойчивости .

На фиг,1 показана структурна  электрическа  схема демодул тора фа- зоманипулированных сигналов; на фиг.2 - схема блока сумматора-накопител  .

Демодул тор фазоманипулированных Сигналов содержит умножитель 1 частоты , узкополосный фильтр 2, делитель 3 частоты, фазовращатель 4, дополнительный делитель 5 частоты, линию задержки 6, фазовый детектор 7, дополнительную линию задержки 8, аналого-цифровой преобразователь (1Щ) 9, формирователь 10 импульсов, блок I1 сумматора накопител  двоичного кода, элемент задержки 12, дешифратор 13, управл емый фазовращатель 14, |детектор 15.

Блок 11 сумматора накопител  включает в себ  т-разр дный накапливающий сумматор 16 по.модулю п, логические схемы И 17, элемент задержки 18, RS-триггеры 19 и инвертор 20.

Демодул тор фазоманипулированных сигналов работает следующим образом.

Фазоманипулированный сигнал поступает на вход умножител  3, где в процессе удвоени  частоты устран етс  манипул ци  фазы сигнала, а в узкополосном фихгьтре 2 ослабл етс  вли ние помех . При помощи делител  3 и фазовращател  А получаетс  опорное напр жени необходимой частоты и фазы, которое поступает на вход дополнительного делител  5 непосредственно и через дополнительную линию задержки 8 на вход управл емого фазовращател  14.

До по влени  скачка фазы опорного напр жени  разность .фаз напр жений на входах детектора 7 посто нна и определ етс  временем задержки линии 6. При по влении скачка фазы на выходе делител  5 его величина Д Lfj-pуменьшаетс  в два раза.

Такое изменение масштаба фазовой плоскости опорного напр жени  позвол ет измерить и идентифицировать на интервале 0-20 получа  на выходе фазового детектора 7 напр жение рассогласовани , пропорциональное Дсрср котора  при синусоидальной рабочей характеристике детектора 7 равно

V V

(t)-Vo(t.t)

sin , Г

0.

СРВ ОН - он -3 2 Очевидно, что приЛд (., V. Изменившеес  скачком напр жение на выходе фазового детектора 7 поступает на формирователь 10, который на выходе выдает импульс, разрешающий преобразование выходного напр жени  детектора 7 в двоичный код. Эту операцию осуществл ет АЦП, число выходов

которого

п

зависит от требуе5

0

5

0

5

0

5

0

5

мой точности корректировки скачка фазы.

Вьпсодной двоичный код с АЦП 9 поступает в блок- 11. Кроме того, с дополнительного выхода АЦП 9 на дополнительный вход блока 11 поступает информационный сигнал о знаке выходного напр жени  детектора 7. Причем, если величина скачка фазы лежит в пределах 0-Т, то напр жение положительно , а если Г-2 п - отрицательно.

АЦП 9 и блок I1 позвол ет провести обратное преобразование масштаба фазовой плоскости.

Работа накапливающего сумматора 16 строитс  на основе таблицы истинности , в которой на пересечении значени  i-ii строки и значени  j - столбца записан результат суммы, который в общем виде можно представить соотношением

У; oi; /3j (mod n), (1) где , fi- - слагаемые, а - результат суммы.

Таблица истинности дл  п 16 выгл дит следующим образом (табл.)

Так, например, дл  oi 9,/3j 12, тогда о;; 21, а сумма по mod п 9+12 mod 16 5, что равно остатку от делени  суммы Ы; + - на число п.

Описанный алгоритм работы реализуетс  сумматорным способом, так как слагаемые представл ютс  в двоичном коде.

Основу узла, выполн ющего операцию суммировани , составл ет обычный двоичный сумматор, снабженный дополнительными логическими цеп ми, обеспечивающими вьшолнение операции сложени  по соответствующему модулю.

Но так как сложение вьтолн етс  в двоичном коде и m - число разр дов сумматора равно целому логарифму п по основанию два

m login,

TO двоичный накапливающий cywtaTOp 16 (при n 2 ) может быть реализован последовательным соединением m - чис ла двоичных разр дов сумматора без дополнительньк логических цепей и обратной св зи.

Кроме накапливающего сумматора 16 в блок 11 конструктивно входит линейка из m - числа RS-триггеров 19, образующих вторую ступень пам ти, элемент задержки 18 и m логических схем И 17, которые позвол ют осуществить своевременную перезапись сформированного кода из накапливающего сумматора 16 во вторую ступень пам ти RS-триггеров с помощью управл ющего сигнала, поступающего после окончани  переходных процессов в накапливающем сумматоре 16 и обнулени  RS-триггеров 19.

Двоичный код поступает на соответствующие входы дешифратора 13. Выходной сигнал с дешифратора 13 поступает на один из управл ющих входо фазовращател  14, который обеспечивает корректировку фазы опорного колебани  на величину скачка фазы.

Если с течением времени возникает следующий спонтанный скачок фазы опорного напр жени , то демодул тор определ ет величину этого скачка, причем соответствующие ей двоичный код суммируетс  с хран щимс  в блоке 11 кодом первичного скачка и переза- письшаетс  во вторую ступень пам ти блока 11. Далее новый скачок фазы скорректируетс , как и первый. При последующих скачках фазы сумма их величин может превысить 27.

В этом случае накапливающий сумматор в блоке 11 позвол ет учесть периодичность тригонометрических фунций , описьюающих опорный сигнал.

Работу демодул тора фазоманипули- рованных сигналов можно по снить на конкретном примере.

Пусть интервал 0-211 разбит на 16 подинтервалов () по 22,5.

Каждому значению угла соответствует 4-разр дный двоичный код (см. табл . 2) .

В общем случае n должно равн тьс  целой степени числа 2 (8 по 45); (16 по 22,5°); (32 по 11,25°); (64

по 5,6 ) и т.д.

При п 16АЦП 9 должен иметь восемь точек отсчета и число выходов k-.l 3.

Четвертый (k-й) разр д, старший дл  блока 1I, формируетс  с помощью инвертора 5 на основании сигнала с дополнительного выхода АЦП 9, завис щего от пол рности преобразован- Q ного в двоичный код напр жени . При положительной пол рности это 1, при отрицательной О.

Тогда скачок фазы на выходе фазовращател  4Atfc f 315 (-45°) на вы- 5 ход делител  5 ДЧе -22,5 приведет к по влению на выходе фазового детектора 7 напр жени  Уфд/ sin ЛМ счр Аид 9 к вьщает код - 010.

Однако такой же код был бы сформи- 0 ровен на выходе АЩ и в случае скачка фазы ЛС/ст 5 . Эту неоднозначность позвол ет разрешить сигнал 6 дополнительного выхода АЦП, несущий ин- формапдю о знаке выходного напр же- 5 ни  фазового детектора 7. Поэтому в рассматриваемом случае скачку фазы uQ crf, -43- соответствующий код 1010, а uq;c.( код 0010.

На выходе блока 11 сформируетс  0 код 1010 при этом на соответствующем выходе дешифратора 13 по витс  сигнал, который и определит величину корректирующего сдвига фазы в управл емом фазовращателе 14 (-45°).

Таким образом, несмотр  на быстрые флуктуации фазы опорного напр жени , равномерно распределенные на интервале 0-21, на втором входе детектора 15 фаза напр жени  остаетс 

Q ПОСТОЯНИОЙ.

5

Форм.ула изобретени 

Демодул тор фазоманипулированиых сигналов, содержащий детектор и по5 следовательно соединенные умножитель частоты, узкополосный фильтр, делитель частоты и фазовращатель, последовательно соединенные линию задержки и фазовый, детектор, второй вход

0 которого соединен с входом линии задержки , объединенные первый вход детектора и вход умножител  частоты  вл ютс  входом демодул тора, а выход детектора  вл етс  выходом демо5 дул тора, отличающийс  тем, что, с целью повышени  помехоустойчивости , в него введены дополнительна  лини  задержки, дополнительный делитель частоты, аналоге7151

цифровой преобразователь (/Ш) и последовательно соединенные формирователь импульсов, элемент задержки , блок сумматора-накопител , дешифратор и управл ющий фазовращатель, выход которого подключен к второму входу детектора, а вход через дополнительную линию задержки - к объединенным выходу фазовращател  и входу дополнительного делител  частоты.

9028

выход которого подключен к объединенным входам линии задержки и фазового дете ктора, выход которого подключен к объединенным сигнальным входам АЦП и формировател  импульсов, выход которого через АЦП подключен к информационным входам блока сумматора-накопител , к сигнальному входу которого подключен дополнительный выход АЦП.

10

Примечание: О, 1, 2, ..., 15- возможные значени  слагаемых и результаты суммы.

Таблица 1

Таблица 2

фиг. 2

Claims (1)

1. Формула изобретения

   Демодулятор фазоманипулированных сигналов, содержащий детектор и последовательно соединенные умножитель частоты, узкополосный фильтр, делитель частоты и фазовращатель, послеконкретном примере.

   Пусть интервал 0-257 разбит на 16 подинтервалов (п=16) по 22,5°.

   Каждому значению угла соответствует 4-разрядный двоичный код (см. табл.2) .

   В общем случае η должно равняться целой степени числа 2 (8 по 45 ); (16 по 22,5°); (32 по 11 ,25°) ; (64 по 5,6°) и т.п.

   довательно соединенные линию задержки и фазовый детектор, второй вход 50 которого соединен с входом линии задержки, объединенные первый вход детектора и вход умножителя частоты являются входом демодулятора, а выход детектора является выходом демо55 дулятора, отличающийся тем, что, с целью повышения помехоустойчивости, в него введены дополнительная линия задержки, дополнительный делитель частоты, аналоге7 цифровой преобразователь (МП) и последовательно соединенные формирователь импульсов, элемент задержки, блок сумматора-накопителя, дешифратор и управляющий фазовращатель, выход которого подключен к второму входу детектора, а вход через дополнительную линию задержки - к объединенным выходу фазовращателя и входу дополнительного делителя частоты, выход которого подключен к объединенным входам линии задержки и фазового детектора, выход которого подключен к объединенным сигнальным входам АЦП и формирователя импульсов, выход которого через АЦП подключен к информационным входам блока сумматора-накопителя, к сигнальному входу которого подключен дополнительный выход АЦП.

   Таблица I

   + 0 I 2 3 4 5 6 7 8 9 10 1 1 12 13 14 15 0 0 1 2 3 4 5 6 7 8 9 10 1 1 12 13 14 15 1 1 2 3 4 5 6 7 8 9 10 1 1 12 13 14 15 0 2 2 3 4 5 6 7 8 9 10 1 1 12 13 14 15 0 1 3 3 4 5 6 7 8 9 10 1 1 12 13 14 15 0 1 2 4 4 5 6 7 8 9 10 1 1 12 13 14 15 0 1 2 3 5 5 6 7 8 9 10 1 1 12 13 14 15 0 1 2 3 4 6 6 7 8 9 10 1 1 12 13 14 15 0 1 2 3 4 5 7 7 8 9 10 1 1 12 13 14 15 0 1 2 3 4 5 6 8 8 9 10 1 1 12 13 14 15 0 1 2 3 4 5 6 7 9 9 10 1 1 12 13 14 15 0 1 2 3 4 5 6 7 8 10 10 1 1 12 13 14 15 0 1 2 3 4 5 6 7 8 9 1 1 1 1 12 13 14 15 0 1 2 3 4 5 6 7 8 9 10 12 12 13 14 15 0 1 2 3 4 5 6 7 8 9 10 1 1 13 13 14 15 0 1 2 3 4 .5 6 7 8 9 10 1 1 12 14 14 15 0 1 2 3 4 5 6 7 8 9 10 1 1 12 13 15 15 0 1 2 3 4 5 6 7 8 9 10 1 ) 12 13 14

   Примечание: 0, 1, 2, 15- возможные значения слагаемых и результаты суммы.

   Нижняя Двоичный код Д.5 На выходе 0 0000 0 22,5 0001 И,2 45 0010 22,5 67,5 001 1 33,7 90 0100 45 112,5 0101 56,2 135 01 10 67,5 157,5 01 1 1 78,7 180 1000 90 202,5 1001 -11,2 225 1010 -22,5 247,5 101 1 -33,7 270 1 100 -4? 2925 1101 -56,9 315 11 10 -67,5 337,5 1111 -78,7

   Двоичный код на выходе АЦП 9 Таблица 2 К~й выход АЦП 9 Двоичный код на выходе блока 11 000 + 0000 001 + 0001 010 + 0010 01 1 + 001 1 10Q + 0100 101 + 0101 1 10 + 0110 111 + 01 1 1 000 - 1000 001 - 1001 010 - 1010 011 - 101 1 но - 1100 101 - 1101 110 - 1110 110 1111