SU1587600A2

SU1587600A2 - Динамическое запоминающее устройство с коррекцией ошибок

Info

Publication number: SU1587600A2
Application number: SU884490068A
Authority: SU
Inventors: Валентин Александрович Корнышев; Роман Александрович Волосников
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1988-10-03
Filing date: 1988-10-03
Publication date: 1990-08-23

Abstract

Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в качестве оперативной пам ти с коррекцией ошибок. Цель изобретени - уменьшение времени восстановлени работоспособности устройства достигаетс введением в него блока формировани отказов и его выполнение на элементах И, счетчике и элементе НЕ. Это позвол ет не только вы вл ть отказавшие чейки пам ти, но и выдавать их адреса в процессор. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам , может быть использовано в качестве оперативной пам ти с коррекцией ошибок и вл етс усовершенствованием устройства по основному авт.св, 1133625.

Цель изобретени - уменьшение времени восстановлени работоспособности устройства .

На фиг. 1 изображена функциональна схема предлагаемого устройства; на фиг. 2 - функциональна схема блока фиксировани отказов.

Устройство (фиг. 1) содержит накопитель 1, счетчик 2, регистр 3 адреса, коммутаторы 4 и 5, блок 6 управлени , блок 1 фиксировани отказов, формирователь 8 контрольных сигналов, регистр 9 регенерации , блок 10 коррекции, дешифратор 11, адресный 12 и информационный 13 входы устройства, управл ющие входы 14-16 и выходы 17-19 устройства. Блок 7 фиксировани отказов содержит злементы И 20-22, счетчик 23 и элемент НЕ 24.

Устройство работает следующим образом .

По входу 15 на второй вход блока 6 управлени поступает синхронизирующа сери . Сигнал обращени к пам ти поступает по входу 14 на первый вход 9 блока 6 управлени . Частота синхросерии в три раза больше частоты поступлени сигналов обращени . При поступлении сигнала Запись по входу 16 на третий вход блока 6 управлени на первом и втором его выходах по вл ютс единичные уровни, которые поступают на управл ющие входы накопител 1 и под воздействием которых производитс запись информации.

Если по входу 16 подаетс сигнал Чтение (нулевой уровень), то по вл етс единичный уровень только на втором выходе блока 6, который поступает на соответствующий вход накопител 1 и под воздействием которого производитс считывание информации.

По второму синхроимпульсу единичный уровень по вл етс только на втором входе блока 6 управлени , который поступает на

(Л

ел

00 VJ

О

о о

ю

оответствующий вход накопител 1 и выывает считывание информации. В этом таке происходит регенераци , считывание и контроль информации. В этом такте в случае обнаружени ошибки на втором выходе блока 10 коррекции по влйетс единичный уровень, который поступает на один из входов элемента И 21, на вход счетчика 23 и вход элемента И 20. Так как счетчик 23 считает до двух, то на его выходе остаетс нулевой уровень, который поступает на выход элемента НЕ 24. На выходе этого элемента единичный уровень вызывает повторное считывание информации из накопител 1. При обнаружении ошибки повторно считаетс , что произошел отказ чейки пам ти в накопителе. Сигнал об ошибке с второго выхода блока 10 коррекции поступает на один из входов элемента 1/1 20. Теперь на выходе счетчика 23 по вл етс единичный уровень, который поступает на вход элемента И 22, вход элемента НЕ 24, вход элемента И 21 и на выход 19 устройства. С выхода элемента И 21 через второй выход блока 7 фиксировани отказов единичный уровень поступает на соответствующий вход блока 6

управлени .

При этом по вл ютс единичные уровни на первом и втором выходах блока б управлени , которые поступают на управл ющие входы накопител 1 м производ т запись информации.

Таким образом, промежуток обращени делитс на три такта. В первом происходит запись или считывание информации, во втором - регенераци и чтение информации дл ее контрол , в третьем - запись в пам ть скорректированной информации, если в предыдущем такте при повторном считывании обнаружены ошибки. Первый синхроимпульс по второму входу блока 6 формирует единичный уровень на третьем его выходе и обеспечивает подключение через коммутаторы 4 и 5 подачу на адресные и информационный входы накопител 1 соответствующих сигналов. Нулевой уровень этого сигнала подключает соответственно выход счетчика 2 и выход регистра 9 регенерации . Передним фронтом этого сигнала происходит добавление единицы к содер- жимому счетчика 2.

В цикле записи на вход 13 подаетс информаци , подлежаща записи в накопитель 1. В формирователе 8 контрольных сиг- . налов происходит формирование дополнительных битов кода Хэмминга, позвол ющих обнаружить и исправл ть одиночные ошибки. С выхода блока В информационные биты и биты кода Хэмминга подаютс на один из входов коммутатора

5 10

5. Е,циничный сигнал с третьего выхода блока 6 управлени подключает через первый коммутатор 4 на адресные входы накопител 1 и на вход дешифратора 11 содержимое регистра 3 адреса, а через второй коммутатор 5 на информационные входы накопител 1 подключаютс выходы формировател 8. Под воздействием управл ющих сигналов с соответствующих выходов блока 6 в нако- 0 пителе 1 происходит запись информации.

В цикле считывани с входа 12 на вход регистра 3 адреса 2 поступает код-адреса, с входа 14 - сигнал обращени и с входа 16 - , сигнал считывани . Работа адресной части 5 аналогична циклу записи. Под воздействием управл ющего сигнала с второго выхода блока 6 управлени в накопителе 1 происходит считывание информации по адресу, прин тому из регистра 3. Считанные биты 0 информации и биты кода Хэмминга поступают в блок 10 коррекции, где в случае обнаружени единичной ошибки производитс ее исправление и выдача на выход 17. Одно- времено эта информаци заноситс на ре- 25 гистр 9 регенерации. Сигнал об ошибке с соответствующего выхода блока 10 поступает на вход блока 7, в котором производитс повторное обращение к накопителю 1. Если при повторном считывании оп ть обнаруже- 30 на ошибка,то разрешаетс прохождение адреса с выхода регистра 3 адреса,

Если ошибка не обнаружена при повторном считывании, то нулевой уровень с выхода блока 10 коррекции поступает на 35 вход блока 7 и закрывает его, преп тству организации считывани информации еще

раз.

Во втором такте блок 6 управлени нулевым уровнем на третьем выходе подклю40 чает через коммутатор 4 на адресные входы накопител 1 и входы дешифратора 11 содержимое счетчика 2, в результате чего происходит считывание из накопител 1 информации в блок 10 коррекции. С соот45 вегствующего выхода блока 10 коррекции исправленна информаци записываетс в регистр 9 регенерации. В случае обнаружени ошибки блок 10 коррекции выдает сигнал на вход блока 7. Работа блока 7

.50 аналогична предыдущему такту.

Таким образом, в предалагаемом устройстве происходит вы вление отказавших чеек пам ти и выдача адреса отказавших чеек в процессор. Выдача адреса отказавшей чейки на индикацию позвол ет прин ть меры по устранению неисправности, т.е. уменьшает врем восстановлени , что в свою очередь приводит к росту коэффициента готовности устройства.

Claims

1.Динамическое запоминающее устройство с коррекцией ошибок по авт. св.№ 1133625,отличающеес тем,что, с целью уменьшени времени восстановлени работоспособности устройства, в него введен блок фиксировани отказов, адресный вход которого соединен с выходом регистра адреса, второй выход блока коррекции соединен с управл ющим входом блока фиксировани отказов, первый выход которого соединен с вторым управл ющим входом накопител , четвертый вход блока управлени соединен с вторым выходом блока фиксировани отказов, третий и четвертый выходы которого вл ютс вторым и третьим выходами устройства.

2,Устройство по п. 1,отличающее- с тем, что блок фиксировани отказов

содержит элементы И, счетчик и элемент НЕ, выход которого соединен с первым вхо- дом первого элемента И, второй вход первого элемента И вл етс управл ющим

входом блока фиксировани отказов и соединен с первь1м входом второго элемента И и со счетным входом счетчика, выход которого вл етс четвертым выходом блока фиксировани отказов и соединен с первым

входом третьего элемента И, с вторым входом второго элемента И и с входом элемента НЕ, выход первого элемента И вл етс первым выходом блока фиксировани отказов , выход второго элемента И вл етс вторым выходом блока фиксировани отказов, второй вход и выход третьего элемента И вл ютс соответственно адресным входом и третьим выходом блока фиксировани отказов .

L

JS

2tf

Ц

П23

Фиг. 2