SU297130A1 - Дешифратор на кг'иотронах - Google Patents
Дешифратор на кг'иотронахInfo
- Publication number
- SU297130A1 SU297130A1 SU1340435A SU1340435A SU297130A1 SU 297130 A1 SU297130 A1 SU 297130A1 SU 1340435 A SU1340435 A SU 1340435A SU 1340435 A SU1340435 A SU 1340435A SU 297130 A1 SU297130 A1 SU 297130A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- decoder
- inputs
- elements
- current
- circuits
- Prior art date
Links
- 238000005070 sampling Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Description
Изобретение относитс к области микроэлектроники и вычислител ной техники и мо .жет использоватьс в запрминающих устройствах .
Известны дешифраторы на криотронах, каждый канал которых содержит управл ющие шины и замкнутый контур „числовой линейки .
Эти дешифраторы отличаютс -неоднородностью структуры (т. е. они состо т из различных не повтор юш,ихс элементов), что при изготовлении их методом пленочной интегральной технологии не позвол ет эффективно 1вводить структурную избыточность и затрудн ет изготовление соответствуюш,ей технологической оснастки (фотошаблонов, масок ). Известные дешифраторы довольно сложны , их быстродействие мало из-за большой длины соединительных линий, которые в большинстве случаев должны лроходить последовательно через все дешифрируемые каналы. Когда число таких каналов велико, то врем пробега .сигнала по длинной линии сушественно ограничивает быстродействие дешифратора .
Это достигаетс тем, что в предлагаемом дешифраторе каждый его канал дешифрации содержит сдвиговый регистр на криотронных контурах, выход которого подключен к контуру числовой линейки, а входы - к управл ющим шинам, часть которых соединена ч координатную систему выборки.
На чертеже представлен один канал дешифрации предлагаемого дешифратора. Шины 1 образуют п входов канала Xi, Xz, ..., Хп- Вентили криотроноБ 2 и управл ющие цепи 3 образуют структуру сдвигового регистра на криотронных контурах, ВЫХОДОМ которого вл етс контур 4, вход щий в числовую линейку. Полна схема дешифратора на /С входов образуетс соединением указанных одинаковых элементов по шинам / в координатную систему выборки. При часть шип / остаетс свободной и может быть соединена последовательно во всех элементах или в любом произвольном пор дке.
Дл Выборки нужного канала дешифрации подаетс им ульс тока на входы системы выборки . При этом в выбранных элементах дешифратора ток окажетс во всех входах Хь 2, ... Х„, а в остальных элементах по крайней мере на одном из входов будет отсутствовать сигнал. Поэтому в выбранных элементах ток ответвитс из шины Х„ в контур 4 числовой линейки, а в остальных этого
не произойдет. Дл выключени тока в контуре 4 необходимо выключить ток во всех входах Хг, причем выключение должно происходить в пор дке убывани на чертеже номера входа Хп справа налево. Тогда в контурах не запишетс циркулируюш,ий ток, п элемент вернетс в исходное состо ние. В противном случае произойдет запись тока в контурах тех входов, дл которых был наруп1ен пор док выключени тока. Произойдет промежуточное запоминание информации и при последующей выборке элемент будет выбран так лее и в том случае, если импульс тока будет лодап на все входы, кроме входов, где произошло запоминание . Указанна операци расшир ет логические возможности дешифратора по сравнению с функцией обычной выборки.
Предложенный дешифратор имеет полностью однородную структуру, поскольку он состоит из одинаковых элементов. Элементы могут быть изготовлены вместе с числовыми линейками на платах ЗУ, а коммутаци между элементами осуществл етс при межплатных соединени х, что позвол ет не подсоедин ть дефектные числовые линейкп. Использование многокоординатной системы дешифратора уже при т 3 позвол ет иметь малое число входов у дешифратора, причем максимальна длина
шин 1, по которым передаютс сигналы выборки в ЗУ, значительно меньше, чем у дешифратора , где шипы должны проходить последовательно через все элементы или их
большую часть. Использование функции промежуточного запомипани и сдвига информации в элементах дешифратора позвол ет значительно расширить его логические возможности и увеличить производительность вычислительной системы. Последнее особенно важно при использовании предложенного дешифратора в запоминающих устройствах с распределенной логикой.
Пргдмет изобретени
Дешифратор на криотронах, каждый канал дешифрации которого содержит унравл ющие шины и замкнутый контур числовой линейки , отличающийс тем, что, с целью повышени наделшости и быстродействи , расширени логических возможностей и упрощени изготовлени , каждый канал дешифрации снабжен сдвиговым регистром на криотронных контурах, выход которого подключен к контуру числовой линейки, а входы - к управл ющим шинам, причем часть из них соединена в координатную систему выборки.
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU297130A1 true SU297130A1 (ru) |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0155180B1 (ko) | 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 | |
| US5852569A (en) | Content addressable memory multiple match detection circuit | |
| US4914379A (en) | Semiconductor integrated circuit and method of testing same | |
| US4057846A (en) | Bus steering structure for low cost pipelined processor system | |
| JP2520422B2 (ja) | 多重ステ―ジ信号処理装置及びデ―タ処理方法 | |
| CA1279384C (en) | Vital processing system adapted for the continuous verification of vital outputs from a railway signaling and control system | |
| US4107549A (en) | Ternary logic circuits with CMOS integrated circuits | |
| JPS59105571A (ja) | デイジタル電子回路 | |
| US4862072A (en) | Distributed access serial port test arrangement for integrated circuits | |
| US5202853A (en) | Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device | |
| Rahman et al. | A fault tolerant voter circuit for triple modular redundant system | |
| US4477904A (en) | Parity generation/detection logic circuit from transfer gates | |
| US4931985A (en) | Programmable sequencing device for controlling fast complex processes | |
| US5378934A (en) | Circuit having a master-and-slave and a by-pass | |
| KR920001100B1 (ko) | 논리연산장치 | |
| SU297130A1 (ru) | Дешифратор на кг'иотронах | |
| KR100371047B1 (ko) | 메모리시험회로와메모리시험회로가포함되어있는반도체집적회로및반도체메모리장치의불량검출방법 | |
| JP2500932B2 (ja) | レベル感知ラツチ段 | |
| Iosupovicz | Optimal detection of bridge faults and stuck-at faults in two-level logic | |
| US5515506A (en) | Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle | |
| US5936269A (en) | Semiconductor memory device including a redundant circuit | |
| US5603023A (en) | Processor circuit for heapsorting | |
| US3221154A (en) | Computer circuits | |
| US5977864A (en) | High speed comparator with bit-wise masking | |
| KR100782616B1 (ko) | 메모리 칩 상의 발생기 시스템을 제어하는 제어기, 메모리 칩 상의 원격 시스템을 제어하는 제어기 및 메모리 칩 상의 발생기 시스템을 제어하는 방법 |