SU367555A1 - Триггер - Google Patents
ТриггерInfo
- Publication number
- SU367555A1 SU367555A1 SU1635250A SU1635250A SU367555A1 SU 367555 A1 SU367555 A1 SU 367555A1 SU 1635250 A SU1635250 A SU 1635250A SU 1635250 A SU1635250 A SU 1635250A SU 367555 A1 SU367555 A1 SU 367555A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- cell
- output
- inverter
- signal
- Prior art date
Links
- 238000013016 damping Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Description
1
Изобретение относитс к области дискретной автоматики и вычислительной техники.
Известны триггеры, содержащие два инвертора , на входе первого из которых установлена чейка «ИЛИ, объедин юща две двухвходовые чейки «И, причем выход первого инвертора соединен со входом второго инвертора , выход которого соединен со входом одной из указанных чеек «И, другой вход которой служит дл подачи управл ющего сигнала гашени ; входы другой чейки «И служат дл подачи информационного сигнала и управл ющего сигнала приема.
Недостаток известных триггеров состоит в том, что они не обладают требуемым быстродействием и надежностью, имеют жесткие допуски на длительность и временную фазировку сигналов приема и гащепи .
Целью изобретени вл етс увеличение быстродействи , повышение надежности приема информапни и расширение допусков на длительность и фазировку управл ющих сигналов нриема и гашени .
Это достигаетс тем, что предлагаемый триггер содержит дополнительную двухвходовую чейку «И, един вход которой соединен с выходом второго инвертора, другой - со входом информационного сигнала второй чейки «И, а выход - со входом чейки «ИЛИ, выход которой соединен со входом первого инвертора.
На чертеже приведена блок-схема предлагаемого триггера.
Триггер содержит два инвертора «НЕ / и
2, чейку «ИЛИ 3, объедин ющую две двухвходовые чейки «И 4; 5 и дополнительную
чейку «И 6. Ячейка «ИЛИ 3 установлена
на входе первого инвертора «НЕ /, выход
которого соединен со входом инвертора «НЕ
2; выход инвертора «НЕ 2 подан на входы 7
и 8 чеек «И 5 и 6. Входы 9 и 10 чеек «И
4 и 6 соединены между собой и служат дл
подачи ипформационного сигнала.
Вход // чейки «И 4 служит дл подачи
управл ющего сигпала приема, а вход 12 чейки «И 5 - дл подачи управл ющего сигнала гашени , инверсного сигналу приема. При отсутствии приема информации управл ющий сигпал приема имеет уровень, соответствующий логическому «улю - «О, а управл ющий сигнал гашени - уровень, соответствующий логической единице - «1. Уровень информационного сигнала при этом может принимать произвольные значени в диапазоне между «О и «1.
Максимальное быстродействие достигаетс тогда, когда прием информации в триггер осуществл етс одновреме п1ой подачей управл ющего сигнала приема, равного «1, и сигнала гащенн , равного «О. В момент возникновени одного или обоих управл ющих сигналов приема и гашени информационный сигнал должен установитьс в «О или «1.
Если информационный сигнал равен «1, то при приеме управл ющий сигнал приема, равный «1, проходит через чейку «И 4, чейку «ИЛИ 3, инверторы «НЕ ) и 2. Цепь обратной св зи триггера при этом замыкаетс через вход 8 чейки «И 6.
Если информационный сигнал равен «О, то при приеме управл ющий сигнал гащени , равный «О, проходит через чейку «И 5, чейку «ИЛИ 3, инверторы «НЕ / и 2. Цепь обратной св зи триггера при этом замыкаетс через вход 7 чейки «И 5.
Предмет изобретени
Триггер, содержащий два инвертора, чейку «ИЛИ, две двухвходовые чейки «И, причем выход первого инвертора соединен to входом второго инвертора, выход которого соединен со входом одной из чеек «И, имеющей вход управл ющего сигнала гащени , а друга чейка «И имеет входы информационного сигнала и управл ющего сигнала приема, отличающийс тем, что, с целью увеличени быстродействи , повыщени надежности приема информации и расширени допусков на длительность и фазировку управл ющих сигналов приема и гашени , он содержит дополнительную двухвходовую чейку «И, один вход которой соединен с выходом второго инвертора , другой - со входом информационного сигнала второй чейки «И, а выход - со входом чейки «ИЛИ, выход которой соединен со входом лервого инвертора.
1Г
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1635250A SU367555A1 (ru) | 1971-03-10 | 1971-03-10 | Триггер |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1635250A SU367555A1 (ru) | 1971-03-10 | 1971-03-10 | Триггер |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU367555A1 true SU367555A1 (ru) | 1973-01-23 |
Family
ID=20469265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU1635250A SU367555A1 (ru) | 1971-03-10 | 1971-03-10 | Триггер |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU367555A1 (ru) |
-
1971
- 1971-03-10 SU SU1635250A patent/SU367555A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1236494A (en) | Improvements in or relating to phase difference detectors | |
| SE312353B (ru) | ||
| US3684897A (en) | Dynamic mos memory array timing system | |
| SU367555A1 (ru) | Триггер | |
| US2835804A (en) | Wave generating systems | |
| GB1103520A (en) | Improvements in or relating to electric circuits comprising oscillators | |
| ES423903A1 (es) | Sistema electronico para el mando de ciclos. | |
| GB1025300A (en) | Improvements in or relating to digital signal detector circuits | |
| ES400068A1 (es) | Perfeccionamientos en celulas para la realizacion de cir- cuitos de control de automatismo secuencial. | |
| GB1107151A (en) | Improvements in or relating to control systems for electric motors | |
| GB1010609A (en) | Pulse generators | |
| GB1221802A (en) | Means and techniques useful in blanking interference | |
| GB1125271A (en) | Pulse generating system | |
| US3110768A (en) | Pulse modulation regenerative repeater with selectively suppressed timing wave | |
| GB1400849A (en) | Frequency divider | |
| GB1144549A (en) | Pulse modulation system | |
| GB1315873A (en) | Telecommunications systems | |
| US3117240A (en) | Transistor inverter amplifier employing capacitor diode combination to provide synchronous output from synchronoulsy applied input | |
| SU663089A2 (ru) | Генератор тактовых импульсов | |
| SU1073895A2 (ru) | Устройство тактовой синхронизации | |
| GB1287845A (ru) | ||
| SU497708A1 (ru) | Фазовый дискиминатор | |
| SU542958A1 (ru) | Накопитель импульсных сигналов | |
| SU809644A1 (ru) | Устройство дл передачи и приемаСигНАлОВ C фАзОВОй МАНипул циЕй | |
| ES376457A1 (es) | Una disposicion de circuito amplificador de video para un dispositivo de exhibicion de imagenes de television. |