SU387529A1 - Ше - Google Patents

Description

1

Изобретение относитс  к электроипо-измер .ительной технике и предназначено дл  счета числа импульсов с представлением чисел в дес тичном коде и может быть использовано, о частности, в электронных цифровых измерительных системах и электронносчетных частотомерах .

Известны различные лересчетные устройства повышенного быстродействи . Все они характеризуютс  общ.им признаком - повышение частоты счета достигаетс  посредством многократного делени  частоты двоичными  чейками (счетчиками по модулю 2), не охваченными обратными св з ми с последующим восстановлением коэффициента делени  на 10, 100 ,и т. д. Устройство содержит схему собирани , делители частоты с коэффициентами 2 и 5, схему совпадени , триггер управлени , декады обратного счета, дешифраторы. Выход схемы совпадени , пропускаюш,ей импульсы «досчета, подключен ко входу декад обратного счета и через схему собирани  - непосредственно ко входу делител  частоты с коэффициентом делени  2, выход которого через делитель частоты с коэффициентом делени  5 подключен ко входу выходной схемы совпадени  и к одному входу триггера, управл юш ,его схемами совпадени  и управл емого по второму входу «импульсами начала досчета.

При;веденное устройство обладает р дом недостатков . К ним относ тс  существенное усложнение функционировани  устройства, св занное с Преобразованием кода чисел, записанных в устройстве, в дес тичный код и вызванное этим усложнение схемы, увеличение времени измерени  на врем  «досчета, а также невозможность реализации режима «непрерывного счета, т. е. режима, требующего в любой момент времени соответстви  между состо ни ми устройства и индикацией этих состо ний .

Таким образом, целью изобретени   вл етс  создание устройства повыщенного быстродействи , позвол ющего осуществл ть счет числа импульсов с представлением чисел в дес тичном коде без увеличени  времени измерени , обеспечивающего нормальное функционпрование в режиме «непрерывный счет, а более простого в работе. Дл  этого в счетчике установлено (п-1) преобразователей кодов 2 --5 в код где и 1,2, ..., (п-1), причем входы первого преобразовател  соединены с выходами (п-1) делителей на 2 и с выходом первого делител  на 5, а п тиричный выход этого преобразовател  и выход первого делител  на 2 подключены к первому дещифратору двоично-дес тичного кода к дес тичной, а входы каждого из последующих преобразователей кодов 2 --5 в код соединены с выходом последующего делител  «а 5 .и с двоичными выходами, кроме первого, предыдущего преобразовател , первый двоичный выход которого и п тиричный выход последующего преобразовател  подключены к соответствующему дещифратору .

На фиг. 1 изображена блок-схема .предлагаемого устройства; на фиг. 2 - блок-схема одного из его вариантов.

Предлагаемое устройство (см. фиг. 1) состоит из п ти последовательно 1соединен:Ных делителей на 2: /; 2; 3; 4 и 5, п ти последовательно соединенных делителей на 5: 6; 7; 8; 9 и 10, каждый из которых подключен ко входу соответствующего преобразовател , а вс  цепо чка в целом - к выходу цепочки по.следовательно соединенных делителей на 2. Счетчик 6 подключен к преобразователю 11 кода в код 5-2, счетчик 7 - к ореобразоеа телю 12 кода в код 5-2, счетчик 8 - к преобразователю 13 кода в код 5-2 и, наконец, счетчик 9 - к преобразователю 14 кода 2-5 в код 5-2, остальные входы которых соединены с выходами делителей на 2 и двоичными выходами преобразователей . Входы преобразовател  11 соединены с выходами счетчиков по модулю 2: 2, 3, 4 п 5, входы преобразовател  12 соединены с двоичными выходами преобразовател  II, входы преобразовател  13 - с двоичными выходами преобразовател  12, а входы преобразовател  14 - с двоичными выходами преобразовател  13. П тиричные выходы преобразователей совместно с выходом делител  на 2 (/), а также оставшимис  двоичными выходами преобразователей подключены к соответствующим дешифраторам двоично-дес тичного кода в дес тичный. Так, п тиричный выход преобразовател  11 совместно с выходом счетчика 1 по модулю 2 -подключены к дешифратору 15 двоично-дес тичного кода в дес тичный, п тиричный выход преобразовател  12 совместно с оставщимс  двоичным выходом преобразовател  // - к дешифратору 16, п тиричный выход преобразовател  /5 совместно с двоичным преобразовател  12 - к дешифратору 17, выходы преобразовател  14 и 13 - к дешифратору 18, и, наконец, двоичный выход преобразовател  14 совместно с выходом последнего 10 в цепочке последова;тельно соединенных делителей на 5 - к дешифратору 19.

Цепочка делителей на 2 совместно с цепочкой делителей на 5 образуют в целом счетчик по модулю 10

В соответствии с модулем объем счетчика составл ет 5 дес тичных разр дов. Поскольку представление чисел в счетчике осуществл етс  в дес тичной системе счислени , в соответствии с объемом устройство предполагает использование п ти дешифраторов 15; 16; 17; 18 и 19 двоично-дес тичного кода в дес тичный . А дл  осуществлени  св зи между естественным кодированием и п тиразр дным двоично-дес тичным кодированием в

устройстве применены специальные преобразователи 11, 12, 13 и 14 кодов. Преобразователи в общем виде осуществл ют преобразование кода 2™-5 в код 5-2™, где т - число двоичных разр дов. Например, при оии преобразуют код 2-5 в код 5-2. Отсюда видно, что включение преобразователей, изображенное на фиг. 1, осуществл ет последовательное преобразование кода в п тиразр дный двоично-дес тичный код. Преобразователь 11 при этом преобразовывает код в код 5-2 преобразователь 12 - код в код 5-2, преобразователь 13 - код 22-5 в код и преобразователь 14 - код

2-5 в код 5-2. Это включение обеспечивает подачу на вход ка1ждого предыдущего дещифратора управл ющих потенциалов с п тиричных выходов соответствующих преобразователей , а на вход последующих дешифраторов с

двоичных выходов тех же преобразователей. Оставшиес  двоичные выходы каждого предыдущего преобразовател  используютс  последующими дл  очередного преобразовани . Преобравователи кода 2™-5 в код 5-2™

представл ют собой устройство дл  суммировани  чисел, записанных в делител х на 2 (т делителей) и 5, с представлением суммы в двух разр дах - младшем (разр де единиц ) в двоично-п тиричном коде, и старшем

(разр де п терок) в двоичном коде. При этом числа, записанные в делител х, до суммировани  подвергаютс  следующему преобразованию: каждому из чисел делител  на 5 ставитс  в соответствие новое, причем каждое из

них на 2™ больше предыдущего. Так, при числу О (в двоично-п тиричном коде - 000) соответствует О, числу 1 (001) соответствует число 16, числу 2 (010) - число 32, числу 3 (011) - число 48, числу 4 (100) - число 64. Каждое из этих чисел поступает на сумматор в двух разр дах: в младшем (разр де единиц) ,в двоично-п тиричном коде, и старшем (разр де п терок) в двоичном коде. Число 32, например, изобразитс  как 0110.010, а

число 64 - как 1100.100. Аналогично, в двух разр дах представл ютс  и числа в делител х на 2. Суммирование в преобразователе осуществл етс  поразр дно: младщий разр д суммируетс  с младшим, старший со старшим.

При получении в младшем разр де числа больше или равного 5 вырабатываетс  единица переноса, котора  суммируетс  с суммой в старшем разр де. Потенциальные выходы в младшем разр де  вл ютс  п тиричными выходами преобразовател , выходы в старшем разр де - двоичными.

В заключение следует отметить, что увеличенуе т приводит к росту оборудовани , идущего на представление чисел в преобразователе (в двух разр дак: младшем-разр де единиц - в двоично-п тиричном коде и старшем - разр де п терок - в двоичном коде ), а также на представление их суммы. Усложн етс  суммирующее устройство. Особенно резко оборудование растет при т, больше 3. Уменьшение оборудоваии  можно получить , использу  вместо одиого преобразовател   есколько преобразователей более простых. Так, например, вместо одного преобразовател  кода 2™-5 в код 5-2 можно использо ,вать четыре преобразовател  кода 2 -5 в

т

КОД 5-2 . в рассмотренном устройстве ,по тем же причинам п-реобразователь //, осуществл юЩИЙ преобразование кода в 5- 2, целесообразно заменить, например, на два преобразовател  кода в код 5-2.

На фиг. 2 .приведен вариант построени  устройства , в котором отсутствуют преобразователи кода с т больше 3. Это устройство содержит дополнительные преобразователи 20 и 21 кода в код 5-2, замен ющие преобразователи // кода в код 5-2. Преобразователь 20 подключен к делител м на 2 (4 и 5) 5 и делителю на 5 (5). Преобразователь 21 подключен к делител м на 2 (2), 3 и п тиричному выходу .преобразовател  20. Двоичные выходы преобразователей 20 и 21, исключа  младший разр д преобразовател  21, соединены с преобразователем 12, чей ;п тиричный выход совместно с оставшимс  двоичным выходом преобразовател  21 (младший разр .д) .подключен к дешифратору 16. П тиричный выход преобразовател  21 совместно с выходом делител  на 2 (1) соединены с дешифраггором 15.

Предлагаемое устройство обеспечивает представление чисел в дес тичной системе счислени  непрерывно. Это значит, что в любой момент времени имеетс  соответствие между числом, записанным в устройстве, и его дес тичным представлением. Отсюда видно.

что данное устройство не требует никакого до.полнительного времени дл  преобразовани  информации, записанной в счетчике, в дес тичную систему счислени  и удл ин юш,ую прн этом врем  измерени , а также, что предлагаемое устройство обеспечивает нормальное функционирование в режиме «непрерывный счет. Кроме того, предлагаемое устройство  вл етс  более простым в работе.

Предмет изобретени 

Счетчик числа .импульсов, содержащий п

последовательно соединенных делителей на 2, п последовательно соединенных делителей на 5 и  дешифраторов, отличающийс  тем, что, с целью упрошени  и повышени  быстродействи  устройства, в нем уста.новлено (п-1)

преобразователей кодов в код где k-,2,..., (), а вход цепочки последовательно соединенных делителей на 5 соединен с выходом последовательно соединенных делителей на 2, причем входы первого преобра .зовател  соединены с выходами (п-i) делителей «а 2 и с выходом первого делител  на 5, а п тиричный выход этого преобразовател  и выход первого делител  на 2 подключены к первому дешифратору двоично-дес тичного кода в дес тичный, а входы каждого из последующих преобразователей кодов 2 --5 в .код соединены с выходом последующего делител  на бис дво.ичными выходами, кроме первого, .предыдущего преобразовател , первый двоичный выход которого и п тиричный выход последующего преобразовател  подключены к соответствующему дешифратору.

И

Фиг.1