Изобретение .относитс к вычислительной технике и может быть исполь зовано в вычислительных систем&х с аппаратурной реализацией мультипрограммного режима обработки инфор мации дл быстрой смены программы коммутации peuiaroiwx блоков. Известно устройство коммутации выходов и входов решающих блоков цифрового дифференциального анализа содержащее последовательно соединен ные счетчик и дешифратор адреса, накопитель, два регистра числа, блок св зи и блок управлени 1. Недостаток этого устройства г ни кое быстродействие при смене програ мы коммутации в накопителе. Наиболее близким по своему техни ческому решению к предлагаемому вл етс запоминающее устпойство, содержащее блок сопр жени- ,управ-. л ющим выходом подключенный через последовательно соединенные регистр и дешифратор кода операции к блоку управлени ,информационным выходом к буферному регистру, информационны входом - к выходу цифровой вычисли ной маютны (ЦВМ) обшего назначени или к выходу Ънаинего устройства и управл ющей св зью - к блоку управлени , выход которого соединен с первым регистром числа, подключенным выходом к информационному входу накопител , а входом - к выходам решающих блоков,со вторым регистром числа, подключенным входом к информационному выходу накопител , а выходом - ко входам решающих блоков, с буферным регистром, подк.гаоченным первым выходом через последовательно соединенные первые регистр и дешифратор адреса к адресному входу накопител , а вторым выходом через последовательно соединенные вторые . регистр и дешифратор адреса - к другому адресному входу накопител 2. Недостатком известного устройства вл етс низкое быстродействие и ограниченные Функциональные возможности , св занные с медленной -сменой в блоке пам ти программы коммутации решающих блоков при вычислении пакета различных задач. Цель изобретени - повышение быстродействи и расзиирение функциональных возможностей запоминающего устройства . Поставленна цель достигаетс тем, что в него введены дополнитель ные блоки пам ти, коммутатор ввода, соединенный выходом с первыми инфор ционными входами дополнительных бло ков пам ти,коммутатор вывода,вход к торого подключен к информационным в ходам дополнительных блоков пам ти, последовательно соединенные генератор синусоидального сигнала, формирователь тактовых импульсов и кольцевой регистр, выход которого подключен к первым управл ю1цим входам коммутатора ввода и коммутатора выв да, соединенных соответственно вход И выходом с выходами и входами реша щих блоков, последовательно, соединё ные регистр номера блока пам ти и дешифратор номера блока пам ти, выход которого подключен к управл ющи входам дополнительных блоков пам ти И ко вторым управл ющим входам комм татора ввода и коммутатора вывода, последовательно соединенные регистр признака и дешифратор признака, выход которого подключен к третьим управл ю1щм входам коммутатора ввода и коммутатора вывода, буферный блок пам ти, информационный и управ ЛЯЮ1ГЩЙ входы которого соединены соответственно с.информационным и упра л ющим выходами блока сопр жени информационными и первыми управл ющими входами регистра признака и регистра номера блока пам ти, информацион ный выход буферного блока пам ти сое динен с первыми, вторыми и третьими информационными входами дополнительных блоков пам ти, другой управл ющий вход - с выходом блока управлени , подключенного входом к выходу формировател тактовых импульсов и двусторонней св зью к блоку сопр жени , третий вход - со вторыми управл ющими входа1«1и регистра признака , регистра номера блока пам ти и управл ю1чим входом буферного регис ра, информационный вход которого под ключен к выходу коммутатора вывода, а выход - к блоку сопр жени . Это позвол ет расширить функциональные возможности и повысить быстродействие устройства, так как смена программы коммутации выходов и входов решающих блоков выполн етс за такт работы кольцевого регистра,. Кро ме того, становитс возможным одновременное осуществление ввода программы коммутации в какой-либо блок пам ти со стороны ЦВМ и циклическое подключение всех остальных блоков пам ти через коммутаторы ввода и вывода дл смены программ коммутации решаю111их блоков при мультипрограммном режиме их работы. На чертеже представлена структурна схема запоминающего устройства. Она содержит блоки ( пам ти, коммутатор 2 ввода, выход КОТОРОГО подключен к первым информационным входам блоков 1 -1 , пам ти, комму татор 3 вывода, соединенный входом с информационными выходами блоков , пам ти, кольцевой регистр 4, вход которого подключен через юрмирователь 5 тактовых импульсов к выходу генератора 6 синусоидального сигнала, а выход - к первым управл югчим входам KOMMiTaTopa 2 ввода и коммутатора 3 вывода, соединенных соответственно входом и выходом с выходами и входами раиаюших блоков 7 -7,, последовательно соединенные регистр 8номера блока пам ти и дешифратор 9номера блока пам ти, выход которого подключен к управл ющими входам блоков 1 -Ij пам ти и ко вторым управл ющим входам коммутатора 2 ввода и коммутатора 3 вывода, последовательно соединенные регистр 10 признака и дешифратор 11 признака, выход которого подключен, к третьим упоавл ющим входам коммутатора ввода и коммутатора вывода, буферный- блок 12пам ти, выход которого соединен с первыми, вторыми и третьими информационными входами блоков пам ти, информационный и управл ющий входы соединены соответственно с информационным и управл ющим выходами блока 13 сопр жени ,информационными и первыми управл ющими входами регистра 10 признака и регистра 8 номера блока пам ти и другим управл ю1г1лм входом буферный блок пам ти соединен с выходом блока 14 управлени , подключенного входом к выходу формировател 5 тактовых импульсов и двусторонней св зью к блоку 13 сопр жени , третий вход - со вторыми управл ющими входами регистра 10 признака, регистра 8 номера блока пам ти и управл ющим входом буферного регистра 15, информационный вход которого подключен к выходу коммутатора 3 вывода, а выход - к блоку 13сопр жени , имеющего двустороннюю св зь с ЦВМ 16, В состав каждого блока l(,n) пам ти входит накопитель 17, первый регистр 18 адреса, информационный и управл ющий входы которого подключены соответственно ко второму информационному и упоавл ющему входам блока ii пам ти, а выход - через первый дешифратор 19 адреса к первому адресному входу накопител 17, информационные выход и вход которого соответственно соединены через первый регистр 20 числа с информационным выходом блока 11 пам ти и через второй регистр 21 числа с третьим информационным входом блока 11 пам ти , второй регистр 22 адреса, информационный и управл ющий входы которого подключены соответственно к первому иН(1)Ормационно; 1у и управл ющему входам блока 11 пам ти, а выход - через ВТОРОЙ дешифратор 23 адреса ко второму адресному входу накопител 17, управл ющий вход которого соединен с первым выходом блока 24 местного управлени , подключенного вторым выходом к двум регистрам 20 и 21 числа и к двум регистрам 18 и 22 адреса, а входом через дешифратор 25 кода операции с выходом регистра 26 кода операции информационнр-;й и управл ющий выходы которого подключены.соответственно к четвертому инЛормационному и упра л ющему входам блока пам ти. Работа запоминающего устройства происходит в двух режимах: в режиме ввода (вывода) программ коммутации в соответствующие блоки ., пам ти со стороны ЦВМ 16 и в режиме раб ты решающих блоков 7 когда происходит последовательное подключение блоков пам ти через коммутатор 2 ввода и коммутатор 3 вывода ко входам и выходам решающих блоков 7 -7т. В первом режиме из ЦВМ 16 через блок 13 сопр жени , буферный блок 12 пам ти осугпествл етс ввод в тре буемый блок пам ти кодов, состав л ющих программу коммутации выходов входов решаю1чих блоков . Форма кодов программы коммутации состоит из кода операции и кода адреса. В зависимости от кода операции код адреса может быть использован или дл организации продольного, или дл организации поперечнох о обращени к накопителю 17 блока 11 пам ти. Таким образом, в соответствии с код операции, прин тым из буферного бло 12 пам ти в регистр 26, блок 24 местного управлени вырабатывает сигналы, по которым код адреса из буферного блока 12 пам ти поступает в первый регистр 18 адреса или во второй Регистр 22 адреса. Кроме того код операции определ ет формировани блоком местного управлени сигналов дл организации одновременного сбро чеек пам ти, сброса продольной или поперечной чейки пам ти и сброса элемента пам ти накопител 17. Так как матрица программы коммутации , хран ща с в накопителе 17, имеет разреженный характер (в одной строке или столбце матрицы может находитьс только одна единица) св занный с тем, что два или более выхода решающих блоков не могут быть подключены к одному входу.какого-либо решающего блока,.то в нако питель 17 выполн етс с помошью регистра 18, дешифратора 19 и регистр 22, дешифратора 23 поразр дна запись ее единиц (наличие единицы в 1,- J -элементе этой матрицы означает соединение i-ro выхода решаю щего блока с j -ым входом решающего блока, а наличие нул - отсутствие соединени ). Выбор определенного блока пам ти Ij выполн етс сигналом с выхода дешифратора 9 номера блока пам ти в соответствии с кодом номера блока пам ти, прин тым из ЦВМ 16 чеоез блок 13 сопр жени в регистр 8 номера блока пам ти. Дл проверки правильности ввода кодов программы коммутации в накопитель 17 осуществл етс их вывод через регистр 20 числа, коммутатор 3 вывода, буферный регистр 15, блок 13сопр жени в ЦВМ 16. При этом подключение требуемого блока пам ти через коммутатор 3 вывода к буферному регистру 15 выполн етс сигналами, сформированными на 1выходе дешифратора 11, признака и на входе дешифратора 9 номера блока пам ти 9. Код признака аналогично коду номера блока пам ти и коду программы коммутации передаетс из ЦВМ 16 через блок 13 сопр жени в регистр 10 признака при наличии соответствующего сигналаидентификатора блока 13 сопр жени . Во втором режиме работа запоминающего устройства происходит таким образом, что на первом шаге решени коммутируютс выходы и входы решающих блоков относ щихс к первой задаче, на втором шаге - ко второй задаче и т.д. Это достигаетс благодар последовательному подключению информационных выходов и входов блоков пам ти ко входам и выходам решаю1чих блоков 7 f через коммутатор 3 вывода и коммутатор 2 ввода, управл емые сигналами блока 14управлени и кольцевого регистра 4, циклическое продвижение единицы в котором обеспечиваетс сигналами формировател 5 тактовых импульсов 5 и генератора 6. На каждом шаге решени приращени с выходов решающих блоков поступают через коммутатор 2 ввода 2 в регистр 21 числа блока пам ти соответствующего шагу решени (номера задачи). С выходов регистра 21 усиленные сигналы единичных значений приращений производ т одновременное неразрушаемое считывание информации в поперечных или прот доль-ных чейках пам ти накопител 17, которое становитс возможным благодар тому, что в каждом столбце или строке матрицы накопител может быть записана только одна единица. В том же шаге решени считываема из накопител 17 информаци поступает через другой регистр 20 числа и коммутатор 3 вывода на входы только тех решающих блоков 7 лл которых в элементах пам ти соответствующих строк (столбцах) матрицы накопител 17 записаны единицы. Каждай шаг решени (такт работы кольцевого регистрй) состоит из нескольки циклов обрао(енн (считываний) к бло ку пам ти. При иеобходиг-Юсти подключени только ОДКО1Х1 блока пам ти (одно:ггоо раммный режим работы) ко входам и выходам решаюгаих блоков 7 т ЦВМ 16 осуществл ет ввод соответствующего кода признака в регистр 10 признака и код номера в регистр 9 номера блока пам ти, Так как первый и второй режим э1 работы запо гикаю1дего устройства могут происходить одновременно, то код HOf.tepa блока пам ти через дешиф ратор номера блока пам ти при наличи в регистре 10 соответств5ющего признака производит отключение от коммутаторов 2 и 3 того блока пам ти, в который со стороны ЦВМ 16 до.п.кен быть ввод кодов програм Ы ком гутации, Использопакле в запоглинающем устройства- п блоков пам ти, торов ввода и вывода, кольцевого регистра; регистра и дешифратора прнзкака и ,, позвол ет значитель но уаелкчтгть быстродействие и раслии рит-Ъ функциональные возможности уст ройства, благодар организации смены программ коммутации pemajotujSK блоков, работаюшдх в Ктультипрограм-м ом режиме, и совмещени процесса ввода кодов программы кохьмутации в какой-либо блок пам ти с ггроцессо подключени .других блоков пам ти ко входам к выходам решающих блоФор 1--1УЛ а изобретени Прогианмируемое э апог пшагощее уст ройство, содержашее блок сопр жени , подключенный информадионныг г и упракл гэ.тсими вxoдa и и выходами ко Бхолу устройства,- буферный регис блок пам ти и блок управлени , о тл и ч а ю щ вес тем,что,с целью повыгиеник быстродействи устройства и рааиирени его области приме нени за счет смены програмз 1 решаю1цих блоков, в него введены допел нихелькые блоки пам ти, комг татор ввода,, соединенный выходом с первы да ккформационными входами дополнительных блоков пам ти, кoм yтaтop вывода, вход которого подключен к информационным выходам дополнительных блоков пам ти, последовательно соединенные генератор синусоидального сигнала, формирователь тактовых и-1пульсов и кольцевой регистр, выхо.:ц которого подключен к первым управл ющим входам комментатора ввода и ком:чутатора .вывода, регшаюшие блоки , входы - выходы которых подключены к соответствующим входам и выходам коммутаторов ввода и вывода, последовательно соединенные регистр номера блока пам ти и дешифратор номера блока пам ти, выход которого подключен к управл кидам входам дополнительных блоков пам ти и ко вторым управл ющим входам коммутатора ввода и ком.мутатора вывода, поспедовательно сое.диненные регистр признака и дешифратор признака, выход которого подключен к третьим управл ющим входам коммутатора ввода и коммутатора вывода, буферный блок пам ти, информационный и управл ющий входы которого соединены соответственно с информационным и управл ющим выходами блока сопр жени ,информационными и первыми управл ющими входами регистра признака и регистра номера блока пам ти,информационный вывод буферного блока пам ти соединен с первыми,вторыми и третьими информационными входами дополнительных блоков пам ти, другой управл ющий вход - с выходом блока управлени ,О.ДИН вход которого подключен к ВЫХО.ДУ формировател тактовых импульсов, второй вход и. один из выходов - к блоку сопр жени третий вход - со вторыми yпpaвл юL шt- и вxoдa м регистра признака, регистра номера блока пам ти и управл ющим входом буферного ре истра, информационный вход которого подключен к .другому выходу ког 1мутатора вывода, а выХО .Ц - к блоку сопр жени . Источники информации, прин тые во внимание при экспертизе 1, ОЕЕЕ Trans.Comput , 1973, NU , Р,41-46. 2„ Авторское свидетельство СССР по за вке f 2134167/18-24, кл.С 11 С 11/00, 1974 (прототип).