SU743030A1 - Запоминающее устройство - Google Patents
Запоминающее устройство Download PDFInfo
- Publication number
- SU743030A1 SU743030A1 SU772516177A SU2516177A SU743030A1 SU 743030 A1 SU743030 A1 SU 743030A1 SU 772516177 A SU772516177 A SU 772516177A SU 2516177 A SU2516177 A SU 2516177A SU 743030 A1 SU743030 A1 SU 743030A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- elements
- outputs
- registers
- buses
- Prior art date
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
1
Изобретение относитс к запоминающим устройствам.
Известно запоминающее устройство, содержащее регистры, соединенные между собой через вентили записи, сигнальные триггеры, число которых равно числу регистров, линии задержки и вентили разрешени записи, выходы которых соединены со входами вентилей записи последующего регистра и через линию задержки - с единичным входом соответствующего сигнального триггера, со входом соответствующего регистра и с нулевым входом сигнального триггера предьщущего регистра, нулевые выходы сигнальных триггеров соединены со в.ходами соответствующих вентилей разрещени записи, а единичные выходы соединены со входами вентилей разрешени записи последующего регистра. В этом запоминающем устройстве запись новой информации в каждый регистр может быть осуществлена только после считывани информации, из этого регистра в
последующий регистр, при этом запись информации в регистр, в котором уже имеетс информаци , блокируетс . Таким образом, заполненньШ регистр защищаетс от записи новой информации и обеспечиваетс последоватепьное заполнение всех регистров l.
Недостатком этого устройства вл етс то, что считьшание информации осуществл етс только из одного выходно10 го регистра, в который после считывани переписываетс информаци из предыдущего регистра.
Наиболее близким техническим решением к предлагаемому вл етс запоми15 нающее устройство, содержащее регистры , входы которых соединены с выходами элементов И первой группы, первые входы которых подключены -к одним из входных шин устройства, элементы И
20 второй группы, одни входы которьге соединены с вьосодами регистров, а вы- .ходы - со входами элементов ИЛИ, элементы И третьей и четвертой групп.
первые входы которых подключены к другим входным шинам, управл ющие шины f 2.
Недостатком этого устройства вл етс то, что в случае отказа хот бы одного элемента пам ти регистра использование запоминающего устройства становитс невозможным вследствие последовательного прохождени информации через все регистры.
Цель изобретени - повышение надежности устройства.
Поставленна цель достигаетс тем, что устройство содержит логические балки , информационные входы которьгх. подключены к одним из управл ющих шин, управл ющие входы логических блоков соединены соответственно с выходами элементов И третьей и четвертой групп, вторые входы которьгх соединены соот-п. ветственно с другими управл ющими шинами, выходы логических блоков подключены соответственно ко вторым входам элементов И первой и второй групп
На чертеже представлена блок-схема предложенного устройства.
Устройство содержит первую группу элементов И, служащих дл разрешени записи, регистры вторую группу элементов И слежащих . дл разрешени считывани , элементы 4 ИЛИ, первый логический блок 5, служащий дл управлени записью, управл ющие шины 6 -6tiтретью группу элементов 7 И, управл ющую шину 8, входные шины 9, четвертую группу элементов 10 И, управл ющую шину 11, логический блок 12, служащий дл управлени считыванием, входные шины 13, выходные шины 14.
Входы регистров соединены с выходамй элементов первые входы которых подключены к щинам 13. Первые входы элементов .И сое-динены с выходами регистров jj., а выходы со вход;ами элементов 4 ИЛИ. Первые входы элементов 7 и 10 И подключены, соответственно, к шинам 8 и 11.
Информационные входы блоков 5 и 12 подключены к шинам ,управл ющие соответственно к выходам элементов 7 и 10 И, вторые входы которых соединены с шинами 8 и 11. Выходы блоков 5 и 12 подключены соо1 ввтственно ко вторым входам элементов и
Блоки 5 и 12 представл ют собой устройства дл последовательного выделени единиц в заданном пор дке из t-разр дного двоичного кода.
Устройство работает следующим образом .
Если все регистры 2i-2«. запоминающего устройства исправны, то на шинах н. присутствует сигнал вида 111,.Д.. При поступлении сигнала Запись на первом выходе блока 5 в соответствии с законом его функционировани с приходом тактового импульса по вл етс сигнал , который разрешает запись информации в первый регистр 2 через элементы 1И.
При поступлении.второго тактового импульса и сигнала Запись единичный сигнал по вл етс на втором выходе блока 5, разреша запись информации во второй регистр 2 через элементы 1 И. При этом сигнал, разрешающий запись информации, может присутствовать только на одном из выходов блока 5, обеспечива разрешение записи только в один регистр за каждое обращение,
Аналогично при поступлении на соответствующий вход элемента 1 И сигнала Считьшание на первом выходе блока 12 в соответствии с принципом его работы с приходом тактового импульса
по вл етс сигнал 1, который обеспечивает Считьшание информации из первого регистра 2 через элементы 3 И. При поступлении второго тактового импульса и сигнала Считывание на соответствующие входы элемента 1 И единичный сигнал по вл етс ни втором выходе блока 12, разреша считывание информации из второго регистра 2 через элементы 3 И, Таким образом, обеспечиваетс
последовательное считывание информации из регистров через элементы И по сигналам с выходов блока 12.
Сигналы с выходов элементов 3,(- И через элементы 4 ИЛИ поступают
на выходные шины 14 запоминающего уЬтройства.
Claims (2)
- Если в запоминающем устройстве имеютс отказавшие регистры, то на соответствующих шинах вместо сигнала 1 устанавливаетс сигнал О, что обеспечивает пропуск обращени к отказавшемус регистру как при записи, так и при считывании информации. При .этом обращение производитс к исправному регистру, следующему непосредственно за отказавшим, в соответствии с принципом работы блоков 5 и 12. Таким образом, предложенное устройство позвол ет блокировать обращение отказанным регистрам при записи и счи вании информации, обеспечива высокое быстродействие и простоту реализацни. Формула изобретени Запоминающее устройство, содержащ регистры, входы которых соединены с выходами элемента И первой группы, первые входы которых подключены к одним из входных шин устройства, элементы И второй группы, первые входы которых соединены с выходами регистров , а выходы - со входами элементов ИЛИ, элементы И третьей и четвертой групп, первые входы которых подключен к другим входным шинам, управл ющие шины, отпичаюшеес тем, что, с цепью повышени надежности устройства , оно содержит логические блоки, информационные входы которых подключены к одним из управл ющих шин, управл ющие входы логических блоков соединены соответственно с выходами элементов И третьей и четвертой групп, вторые входы которых соединены соответственно с другими управл ющими шинами, выходы логических блоков подключены соответственно о ко вторым входам элементов И первой и второй групп. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 377887, кл. G И С 19/00, 1971.
- 2.Авторское свидетельство СССР № 407396, кл. G. 11 С 19/00, 1972 (прототип).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772516177A SU743030A1 (ru) | 1977-08-09 | 1977-08-09 | Запоминающее устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772516177A SU743030A1 (ru) | 1977-08-09 | 1977-08-09 | Запоминающее устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU743030A1 true SU743030A1 (ru) | 1980-06-25 |
Family
ID=20721555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU772516177A SU743030A1 (ru) | 1977-08-09 | 1977-08-09 | Запоминающее устройство |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU743030A1 (ru) |
-
1977
- 1977-08-09 SU SU772516177A patent/SU743030A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU743030A1 (ru) | Запоминающее устройство | |
| SU1264239A1 (ru) | Буферное запоминающее устройство | |
| SU691925A1 (ru) | Запоминающее устройство | |
| SU450233A1 (ru) | Запоминающее устройство | |
| SU989586A1 (ru) | Посто нное запоминающее устройство | |
| SU459800A1 (ru) | Запоминающее устройство | |
| SU964731A1 (ru) | Буферное запоминающее устройство | |
| SU1587537A1 (ru) | Устройство дл обслуживани сообщений | |
| SU1570041A1 (ru) | Резервированный счетчик | |
| SU739516A1 (ru) | Устройство дл сопр жени | |
| SU656107A2 (ru) | Устройство сдвига цифровой информации | |
| SU748509A1 (ru) | Буферное запоминающее устройство | |
| SU932566A1 (ru) | Буферное запоминающее устройство | |
| SU1179348A1 (ru) | Устройство дл автоматического контрол блоков | |
| SU1010654A1 (ru) | Запоминающее устройство | |
| SU1603395A1 (ru) | Процессор матричной вычислительной системы | |
| SU842956A1 (ru) | Запоминающее устройство | |
| SU1003145A1 (ru) | Буферное запоминающее устройство | |
| SU881722A1 (ru) | Устройство дл сопр жени | |
| SU474844A1 (ru) | Запоминающее устройство | |
| SU822288A1 (ru) | Буферное запоминающее устройство | |
| SU830376A1 (ru) | Устройство дл сравнени двоичныхчиСЕл | |
| SU746488A1 (ru) | Устройство дл сопр жени | |
| SU437072A1 (ru) | Микропрограммное устройство управлени | |
| SU391559A1 (ru) | Устройство для отображения буквенно- цифровой информации |