SU762009A1 - Устройство для вычисления скользящего среднего - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для определения скользяшего среднего в устройствах обработки цифровой информации, в цифровых измерительных приборах и других устройствах.

Известно устройство для статистической обработки результатов изме- |θ рений со скользящей выборкой, содержащее входное устройство, коммутатор, схему задержки¹, счетчики-хранители информации, количество которых равно объему выборки Ν, N схем И,' через ^ко_,г торые производится считывание кодов ¹⁵ со счетчиков-хранителей информации,

N схем И, через которые производится запись кода со входа в счетчики-хранители информации, генератор импуль- сов, реверсивный счетчик [1]. хи

Устройство работает следующим образом.

В течение первых N тактов значения входного кода записываются порчередно25 в счетчики-хранители информации и одновременно с этим суммируются в ре(версивном счетчике. Алгоритм дальнейшей работы (после заполнения всех счетчиков-хранителей информации) опи-30

сывается следующим разностным уравнением: у (ί, ТУ =

У Г(!-1)т] х [(ΐ-N ) Т]

+ X (1, Т) (1)

где у(1, Т) — значение выходного кода реверсивного счетчика в момент времени I, Т;

у βΐ—1)т) — значение выходного кода реверсивного счетчика в момент времени (1—1)Т, равное сумме значений входного кода в моменты времени (ΐ—Ν)τ, (ΐ—Ν +

+ 1)Τ, (I—Ν + 2)Τ.....

(1- 1)Τ;

•χ(1, Τ) — значение входного кода в момент времени 1₍Т,

N — объем выборки,

1 «« N + 1, Ν+2,..·ί Т — интервал дискретизации.

Недостатками описанного выше устройства является большой требуемый объем памяти и низкое быстродействие.

Наиболее близким по технической

сущности к предлагаемому является устройство для определения скользящего

среднего, содержащее входной блок, четыре ключа, триггер, два элемента ИЛИ,

3

762009

4

гейератор импульсов, счетчик разности, счетчик-делитель, группу ключей, реверсивный счетчик среднего, которое по своему принципу действия является рекурсивным цифровым фильтром, имеющим всего два элемента памяти. Текущее значение входного кода запоминается во входном блоке, а предыдущее значение выходного кода — в реверсивном счетчике среднего.

Устройство работает следующим образом.

В каждом такте значение кода с выхода реверсивного счетчика переписывается в счетчик разности. Затем это Число складывается с числом импульсов равным значению входного кода. Эти импульсы поступают на вход счетчика разности из входного блока. Полученная разность делится счетчиком-дели- телем на объем выборки и результат деления с учетом знака суммируется 0 содержимым реверсивного' счетчика. Выходной код реверсивного счетчика является выходным кодом фильтра £2].

Недостатки этого устройства — низкое быстродействие, связанное с выполнением вычислительных операций в число-импульсных кодах, и большая погрешность выполнения операции деления с помощью счетчика-делителя вследствие округления частного без учета отбрасываемой части кода.

Цель предлагаемого изобретения повышение быстродействия и уменьшение погрешности выполнения операции деления.

Указанная цель достигается тем, что в известное устройство, содержащее генератор тактовой частоты, первый и второй регистры, причем вход первого регистра является входом устройства, введены два сумматора, при этом Выход второго регистра соединен с первым входом первого сумматора, выход η старших разрядов второго регистра подключен ко второму входу первого сумматора, ко входу переноса второго подключен выход (п + 1)-го разряда второго регистра, тактовый вход которого объединен с тактовым входом первого регистра и подключен к выходу генератора тактовой частоты, выход первого регистра соединен с первым входом второго сумматора, выход которого является выходом устройства и соединен со входом второго регистра, а выход первого сумматора подключен ко второму входу первого сумматора. Повышение быстродействия достигается применением комбинационных логических сумматоров, заменой операции деления эквивалентной операцией сдвига кода и выполнением всех вычислительных операций над параллельными кодами. Для уменьшения погрешности 'выполнения операции деления округление частного осуществляется с учетом отбрасываемой части кода, для чего

обратный код (п + 1)-го разряда (считая со старшего разряда), второго регистра памяти с третьего выхода второго регистра памяти подается на вход переноса первого сумматора.

На чертеже приведена функциональная схема устройства.

Устройство содержит генератор 1 тактовой частоты, первый регистр 2 (памяти текущего значения входного кода), второй регистр 3 (памяти предыдущего значения выходного кода), первый сумматор 4, второй сумматор 5, выход 6 генератора тактовых импульсов , вход 7 устройства, выход 8 первого регистра памяти, первый выход 9, второго регистра памяти, второй выход 10 второго регистра памяти, третий выход 11 второго регистра памяти, выход 12 первого сумматора, выход 13 второго сумматора. Регистр 2 памяти имеет разрядность η и пред назначен для выборки и хранения текущего значения параллельного п-разрядного двоичного входного кода, поступающего на вход 7. Параллельный код с выхода 8® регистра 2 памяти поступает на второй вход двоичного комбинационного логического сумматора 5, имеющего разрядность η + к, где к двоичный логарифм объема выборки. Регистр 3 памяти разрядности η + к предназначен для выборки и хранения предыдущего значения параллельного выходного кода устройства, поступающего на информационный вход регистра 3' памяти с выхода 13 сумматора 5. Управляющие входы регистров 2 и 3 памяти соединены с выходом 6 генератора тактовой частоты. Параллельный прямой (п + к)-разрядный двоичный код с первого выхода 9 регистра 3 памяти посту пает на первый вход двоичного комбина ционного логического сумматора 4, имеющего разрядность η + к. На второй вход сумматора 4 с выхода 10 регистра 3 памяти поступает параллельный обрат ный двоичный код п старших разрядов регистра 3 памяти. Обратный код (п +

+ 1)-ого разряда регистра 3 памяти с выхода 11 регистра поступает на вход переноса сумматора 4. Параллельный двоичный код с выхода 12 сумматора 4 поступает на первый вход сумматора 5. Выход 13 сумматора 5 является выходом устройства.

Алгоритм работы устройства описывается разностным уравнением

У (гТ)= ЗКИТ? Г?УЦ<-1)Т]⁺ ( 2,)

где у£(|—1)т], у(! , Т) — значения выходного кода устройства соответственно в моменты времени (ϊ—1)Т и 1Т;

χ(ΐΤ) — значение входного кода в момент времени ί ,· Т;

! — номер момента времени

(ί - 1, 2,...);

762009 ·

Т — интервал дискретизации;1 N — объем выборки.

Устройство работает следующим образом.

В момент времени И с выхода 6 генератора 1 тактовых импульсов по- 5 ступает сигнал управления записью на управляющие входа регистров 2 и 3 памяти. По этому сигналу происходит запись текущего значения входного кода χ(ι'Τ) в регистр 2 памяти и предадущего значения выходного кода у[(| —1)Т] в регистр 3 памяти. Значения кодов на выходе 8 регистра 2 памяти и на выходе 9 регистра 3 памяти устанавливаются соответственно равным.. χ(ΐΤ) и у [.(« — 1)т] . С целью повышения ^э быстродействия устройства и упрощения выполнения операции деления предыдущего значения выходного кода на объем выборки (см. формулу 2) объем выборки N выбран равным: 20

N = 2^Κ , (3)

где к — целое положительное число.

При выполнении условия (3) операция деления двоичного; кода у [(ί- 1)т] 25

на N эквивалентна отбрасыванию к младших разрядов кода. Для уменьшения погрешности округления значение оставшейся части кода суммируется со значением старшего разряда отбрасыва-30 емой части кода. Операция вычитания у ί(ΐ~ 1)Т] реализуется

с помощью сумматора 4 путем сложения кода уменьшаемого у [(ϊ — ,)т] с дополнительным кодом вычитаемого у ((ί —1 ) Т], 35 Последнее справедливо только для положительных входных чисел χ(ϊ , т), так как, при этом справедливо неравенство _л

у [(ϊ-1 ) Т] >/ -^-у Г( ΐ —1 )т] 40

и неотрицательная разность у [( ϊ-1 )Т]~ у [(Ϊ-1 )т]

будет выражена в прямом двоичном ко- 45 де.

Таким образом, предлагаемое устройство обладает более высокой точностью, округление частного с учетом отбрасываемой части позволяет среднее квадратическое значение погрешности операции деления снизить по сравнению с известным в два раза. При этом систематическая составляющая погрешности операции деления в предлагаемом устройстве равна "О", а в известном половине единицы младшего разряда кода. Предлагаемое устройство имеет также более простую структуру, чем известное.

Claims (1)

1. Формула изобретения

   Устройство для вычисления скользящего среднего, содержащее генератор тактовой частоты, первой и второй регистры, причем вход первого регистра является входом устройства, о т л и чающееся тем, что, с целью повышения быстродействия и точности, в него введены два сумматора, при этом выход второго регистра соединен с первым входом первого сумматора, ' выход η старших разрядов второго регистра подключен ко второму входу первого сумматора, ко'входу переноса которого подключен выход (п + 1)-го разряда второго регистратактовый, вход которого объединен с тактовый входом первого регистра и подключен к выходу генератора тактовой частоты, выход первого регистра соединен с первым входом второго сумматора, выход которого является выходом устройства и соединен со входом второго регистра, а выход первого сумматора подключен ко второму входу второго сумматора.