SU805329A1 - Система дл обработки данныхпАРАМЕТРОВ СКАНиРуЕМыХ изОбРАжЕНий - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  первичной обработки радио локационной и другой развертываемой во времени информации. : Известно устройство первичной обработки радиолокационной информации, которое содержит блок квантовани  сигналов по уровню, блок кодировани  временных задержек и цифровую вычислительную машину, содержащую буферно запоминающее устройство, оперативное запоминающее устройство, арифметическое устройство и устройство управ лени  1 . Однако значи лую часть информации хранит только один цикл, группирование информации в пачки при сли нии целей (изображений) и при наличии по мехи может содержать ошибку, быстродействие устройства ограничено .быстродействием арифметического устройст ва.. Наиболее близкой по технической сущности к изобретению  вл етс  система , котора  содержит ЭВМ, буферное запоминающее устройство, .св занное с ocHOBHbiM запоминайвдим устройством, в которое записываютс  как входные данные, так и результаты предварител ных вычислений в схеме дл  перемножени  векторов. Входные аналоговые сигналы преобразуютс  в цифровой код с .помощью аналого-цифрового преобразовател . Система предназначена дл  обработки сигналов, образованных при радиолокационных измерени х 2j . Недостатки системы состо т в-.том, что значимую информацию она хранит только один цикл. Подборка информации в пачки при сли нии целей (изображений ) и при наличии помехи может содержать ошибку. Общее быстродействие ограничиваетс  быстродействием узлов арифметической обработки. Цель изобретени  - повЕлаение быстродействи  и достоверности работы. Поставленна  цель достигаетс  тем, что в систему, содержащую регистры текущей инфор  ации и предыдущей информации , блок квантовани  по уровню, вход которого  вл етс  первым входом системы, оперативное запоминаклдее устройство и блок дешифрации команд, введейы запоминающие устройства, счетчйки адреса записи, счетчики адреса считывани , буферные регистры, счетчики корректировки, регистр признака наложени , схемы сравнени , регистры адреса и блок анализа, причем адресные входы каждого запоминаю щего .устройства соединены с первыми выходами соответствующих счетчика ад реса записи и счетчика адреса считывани , второй выход каждого счетчика адреса записи, кроме первого, через буферный регистр соединен с адресным входом запоминающего устройства, вход первого запоминающего устройства , первые входы оперативного запоми нающего устройства и блока дешифрации команд подключены к второму входу системы, управл ющие входы счетчи ков адреса записи, адреса считывани  буферных регистров и запоминающих устройств соединены, с первым выходом блока дешифрации команд, выходы запоминающих устройств, кроме первого, .подключены к входам первого и второго счетчиков корректировки и к входу регистра признака наложени , выход первого запоминающего устройства соединен с входом третьего счетчика ко ректировки, входы запоминающих устройств , кроме первого, соединены с первыми выходами третьего и четвертого счетчиков корректировки, первого и второго регистров адреса, входы первого регистра адреса соединены со ответственно с первыми выходами первого и второго счетчиков корректиров ки, с вторым выходом третьего счетчи ка корректировки и с вторым входом оперативного запоминающего устройства , второй выход первого регистра ад реса, первый выход оперативного запо минающего устройства и второй выход блока дешифрации команд соединены с выходом системы, вход второго регист ра адреса соединен с третьим выходом первого регистра адреса, четвертый выход которого и вторые выходы второ го регистра адреса и четвертого счетчика корректировки подключены к третьему входу оперативного запоминающего устройства, четвертый вход которого соединен с выходом регистра текущей информации, второй выход подключен к входу регистра предыдущей информации, третий выход тре,тьего счетчика корректировки подключен к первому входу четвертого счетчика кор ректировки, второй вход которого подключен к третьему выходу второго регистра адреса, первые входы первой второй и третьей схем сравнени  подключены соответственно к первому и второму выходам регистра признака наложени  и к третьему выходу четвертого счетчика корректировки, вторые, входы первой и второй схем сравнени  подключены соответственно к вторым выходам второго и первого счетчиков корректировки, третий выход регистра признака наложени  соединен с вторым входом блока дешифрации команд, входы которого, начина  с третьего, подключены соответственно к выходам схем сравнени  с первой по шестую, входы. четвертой схемы сравнени  соединены с вторыми выходами первых счетчиков адреса записи и адреса считывани , входы п той схемы сравнени  соединены с третьим выходом второго счетчика адреса записи и с вторым выходом треттьего счетчика адреса считывани , входы шестой схемы сравнени  соединены с вторым выходом второго счетчика адреса считывани  и с третьим выходом третьего счетчика адреса записи, управл ющие входы счетчиков корректировки , регистров адреса, оперативного запоминающего устройства и регистра предыдущей информации соединены с третьим выходом блока дешифраций команд , четвертый и п тый выходы которого подключены соответственно к первому и второму управл ющим входам блока анализа, первый и второй входы которого соединены соответственно с выходами регистра предыдущей информации и блока квантовани  по уровню, . третий вход блока анализа и вход регистра текущей информации соединены с третьим входом системы, выходы первой и второй групп блока анализа соединены соответственно с группами входом регистра текущей информации и блока дешифрации команд. Кроме того, в системе блок анализа содержит триггеры, элементы И, сдвиговый регистр, дешифратор и схемы сравнени , первые входы которых соединены с третьим входом блока, вторые входы первой и второй схем сравнени  подключены к первому входу блока , третьи входы первой и второй схем сравнени  и первый вход сдвигового регистра соединены с первым управл ющим входом блока, второй вход сдвигового регистра подключен к второму входу блока, выход сдвигового регистра соединен с входом дешифратора, выходы которого  вл ютс  первой группой выходов блока, -единичный вход первого триггера соединен с первым выходом дешифратора, нулевой вход - с вторым выходом дешифратора, единичный вход второго триггера соединен с выходом первой схемы сравнени , выход второй схемы сравнени  подключен к соответствующему выходу второй группы блока и к нулевому входу второго триггера, входы первого элемента И соединены с един 1чнь1ми выходами первого и второго триггеров, выход подключен к единичному входу третьего триггера, входы второго элемента И соединены с вторым выходом дешифратора и с единичньм выходом третьего триггера, выход - подключен к единичному входу четвертого триггера , нулевые входы третьего и четвертого триггеров соединены с выходом третьего элемента И, первые входы п того, шестого, седьмого и восьмого триггеров соединены соответственно с единичными выходами первого.

второго, третьего и четвертого.триггеров , вторые входы триггеров с п того по восьмой соединены с вторьвл управл ющим входом блока, входы третьего элемента И подключены соответственно к нулевым выходам первого ,. и второго триггеров и к единичному выходу седьмого триггера, выходы элеплентов И с третьего по дев тый соединены с соответствующими выходами вто1рОй гигппы блока, входы четвертого элемента И соединены о единичным выходом п того триггера, е ну евьши выходами первого и третьего триггеров , входы п того элеменфа И соединены с нулевш4 выходом первого триггера и с единичными выходами п того и восьмого триггеров, в сдаа шесторо элемента И соединены с е йничиым выходом шестого триггера и с нулевыми выходами второго и седьмого триггеров , входы седьмого элемента И соединены с нулевым выходом второго триггера , с единичными выходами шестого и восьмого триггеров, входы восьмого элемента И соединены с единИ1чным выходом четвертого триггера и с нулевым выходом восьмого триггера, входы дев того элемента И подключены к единичному выходу третьего триггера и к нулевому выходу седьмого триггера, выход третьей схемы сравнени  соединен с соответствующим выходом второй группы блока.

На фиг, 1 представлена блок-схема системы; на фиг. 2 - схема блока анализа .

Система содержит запоминающее устройство (ЗУ) 1, счетчик 2 адреса записи , счетчик 3 адреса считывани , буферный регистр 4, счетчики 5 и 6 корректировки, регистры 7 и 8 адреса , счетчики 9 и 10 корректировки, .регистр 11 признака наложени , запоминающее устройство 12, счетчик 13 адреса записи, счетчик 14 адреса считывани , регистр 15 адреса, запоминающее устройство 16, счетчик 17 адреса записи, счетчик 18 адреса с гитывани , вход 19 и выход 20 системы дл  подключени  ЭВМ, схемы 21-26 сравнени , блок 27 дешифрации команд, оперативное запоминающее устройство (ОЗУ 28, регистр 29 текущей информации, регистр 30 предыдущей информации, блок 31 анализа, блок 32 квантовани  по уровню, входы 33 и 34 системы, сдвиговый регистр 35, дешифратор 36, схемы 37 и 38 сравнени , св зь 39 управлени , схему 40 сравнени ,.триггеры 41 и 42, элемент И 43, триггер 4 элементы И 45 и 46, триггеры 47-51, св зь 52 управлени , элементы И 53-58

При съеме информации в нескольких уровн х пропорционально возрастает состав оборудовани , за исключением оперативного запоминающего устройства , блока управлени  входных и выходных цепей св зи с ЭВМ, входных цепейпараметров сканировани  входных Цепей восприн того сигнала одного запоминающего устройства.

Система работает следующим образом

В начальный момент все счетчики на .ход тс  в нулевом состо нии. По входг ным цеп м св зи с ЭВМ на вход 19 поступает адрес, начала записи информаци и запрос на его запись. По этому запросу блок 27 записывает адрес начала записи инфОЕ 1ации в устройство 16. После этого блок 27 подает на вход счетчика 17 адреса записи сигнал счета , таким ойразс и, записывает в ЗУ 16 все адреса начала записи информации.

Далее поступает сигнал начала работы , по которому блок 27 считывает из ЗУ 16 по адресу в счетчийе 18 в счетчик 5 корректировки адрес начала записи информации. Далее поступает сигнал на вход счетчика 18.

Восприн тый сигнал поступает на вход 33 и с него на вход блока 32 квантовани  по уровню. Далее квантованный , сигнал поступает на вход сдвигового регистра 35. Сдвиг информации производитс  по сигналу, поступающему на вход сдвигового регистра 35 по св зи39 из блока 27. При нахождении в двух старших разр дах сдвигового регистра комбинации 01, что соответствует переднему фронту кван ованного сигнала дешифратор 36 вырабатывает сигнал на первом выходе; при нахождении комбинации 10 дешифратор вырабатывает сигнал на своем втором выходе, что соответствует заднему фронту квантованного сигнала. По сигналам дешифратора 36 принимаютс  значени  параметров сканировани  с входа 34 в регистр 29. Схема 37 сравнени  вырабатывает сигнал 1 при равенстве , значени  дальности переднего фронта сигнала в регистр 30 предыдущей информации, схема 38 сравнени  вырабатывает сигнал 1 при равенстве значени  дальности заднего фронта сигнала в регистре 30 значению текущего сканировани , которое поступает по входу 34. Схема 40 сравнени  выставл ет сигнал 1 по приходу максимально прин того значени  сканировани . Триггер 41 установитс  в 1 первым выходом дешифратора 36, в О- вторым выходом дешифратора 36. Триггер 42 установитс  в 1 сигналом сх мы 37 йравнени , в О - сигналом схемы 38 сравнени . Триггер 44 установитс  в 1 сигналом элемента И 43 т.е. .при наличии наложени  сигналов текущего и предыдущего циклов по дальности, и установитс  в О по сигналу элемента И 45. Триггер 47 установитс  в 1 сигналом с выхода элемента И 46, т.е. при первой выдаче при наличии наложени , и устанавливаетс  в О сигналом элемента И 45. Состо ни  триггеров 41, 42,

44 и 47 переписываютс  соответственн в три-ггеры 48-51 по сигналу синхронизации , поступающему по св зи 52 Элементы И 45, 53-58 вырабатывают сигналы наложени . По, сигналу элемента И 53 блок 27 по адресу в счет (чике 5 корректировки записывает в ОЗУ 28 содержимое регистра 29.Далее по адресу в счетчике 2 адреса записи записывает в ЗУ 1 содержимое счетчика 5 корректировки, подает на вход счетчика 2 счетный сигнал. Далее по адресу в счетчике 18 считывает из ЗУ 16 адрес начала записи информации в счетчик 5 корректировки, подает на вход счетчика 18 счетный сигнал. По сигналу схемы сравнени  40 блок 27 мен ет четность цикла. Устанавливаетс  четный цикл. При этом установ тс  в О счетчик 3 и счетчик 13. По ад .ресу в счетчике 3 считываетс  из ЗУ в счетчик 9 корректировки, счетчик 1 корректировки, регистр 11 признака наложени . Далее прибавл етс  единицы в счетчик 3, считываетс  из ОЗУ 28 по адресу в счетчике 9 информаци  в регистр 30. При равенстве нулю содержимого регистра 11 признак наложени  прибавл етс  единица к содержимому счетчика 9 корректировки и выдаетс  в регистр 7. При равенств единице регистра 11 признака наложени  прибавл етс  единица к содержимому счетчика 10 корректировки и выдаетс  в регистр 7 адреса. Схема 23 сравнени  выставит сигнал единица, если содержимое младших, разр дов счетчика 9 корректировки равно максимуму за вычетом единицы и содержимое регистра 11 признака наложени  равно О. Схема 22 сравнени  выставит сигнал единица, если содержимое младших разр дов счетчика 10 .корректировки равно максимуму за вычетом единицы, а содержимое регистра 11 признака наложени  равно единице. Далее по сигналу единица схемы 23 сравнени  блок 27 прибавит единицу к содержимому счетчика 9 корректировки. По полученному адресу в ОЗУ 28 записываетс  содержимое счетчика 5 корректировки и признак зависимости из блока 27. Далее записываетс  по адресу в счетчике 5 корректировки содержимое счетчика 9 корректировки и признака зависимости из блока 27. Затем прибавл етс  единица к содержимому счетчика 5 корректировки и передаетс  его содержимое в регистр 7 адреса. Аналогично обрабатываетс  единичный сигнал схемы 22 сравнени . По сигналу элемента И 58 блок 27 передает содержимое регистра 7 адреса в регистр 8 адреса. По сигналу элемента И 57 блок 27 по адресу в регистре 8 записывает в ОЗУ 28 содержимое регистра 29 текущей информации} передает содержимое регистра 8 адреса з счетчик б корректировки, записывает

в ЗУ 12 по адресу в счетчике 13 содержимое регистра 8 адреса передает содержимое счетчика 13 в буферный регистр 15, прибавл ет единицу к содержимому счетчика 13, вьщает следующую информацию за предыдущий цикл в 5 регистр 7 адреса и регистр 30 предьщущей информации. По сигналу элемента И 56 в присутствии сигнала схемы 38 сравнени  блок 27 прибавл ет единицу к содержимому счетчика 6 корректировки, по полученному адресу записывает содержимо е регистра 7 адреса и признака зависимости из блока.27 в ОЗУ 28; далее записывает по адресу в регистре 7 адреса содержимое с тчи5 ка 6 корректировки и признак зависимости из блока 27 в ОЗУ 28. Схема 21 сравнени  выставит сигнал единица, если обнаружит в младших разр дах номер, равный максимуму.минус ёдини0 ца. По этому сигналу блок 27 прибавл ет единицу в счетчик б корректировки , по полученному адресу записывает содержимое счетчика 5 корректировки в ОЗУ 28 и признак зависимости из блока 27, далее по адресу в счетчике 5 корректировки записывает содержимое счетчика б корректировки и признак зависимости из блока 27 в ОЗУ 28. Содержимое счетчика 5 корректировки затем пересылаетс  в счетчик 6 корректировки,.считываетс  следующий адрес начала записи информации из ЗУ 16 в счетчик 5 корректировки . По сигналу элемента И 54 блок 27 прибавл ет единицу к содержимому счетчика б корректировки, производит запись взаимной зависимости содержимого счетчика 6 корректировки и счетчи-ка 5 корректировки в ОЗУ 28, далее прибавл ет единицу к содержимому

0 счетчика 5 корректировки, по полученному адресу записывает в ОЗУ 28 - содержимое регистра 29, записывает в ЗУ 12 очередность поступлени  адреса из счетчика 5 корректировки. Далее

из ЗУ 16 считываетс  следующий адрес

анат}иза в счетчик 5 корректировки. По сигналу элемента И 55 блок 27 выставл ет запрос на обслуживание от ЭВМ и выдает на выходные цепи св зи с ЭВМ содержимое регистра 7 адреса.

Далее блок 27 засылает в регистр 7 адреса и регистр 30 очередную информацию . По сигналу схемы 38 сравнени  засылаетс  очередна  информаци  в регистр 7 адреса и в регистр 30. По

5 сигналу элемента И 45 блок 27 записывает по адресу в буферном регистре 15 в ЗУ 12 содержимое регистра 8 адреса, счетчика 6 корректировки и признак зависимости из блока 27. При

Claims (2)

1. равенстве содержимого счетчика 3 и счетчика 13 схема 25 сравнени  посылает сигнал в блок 27. Этим сигналам запрещаетс  дальнейшее считывание из ЗУ 1 в четный цикл. При равенстве ... содержимого счетчика 2 содержимом . счетчика 14 схема 26 сравнени  выдтавл ет сигнал в блок 27. Этим сиг«чалом запрещаетс  дальнейшее считывание из ЗУ 12 в нечетный цикл. При равенстве содержимого счетчика 17 со держимому сметчика 18 схема 24 сравнени  выставл ет сигнал, который слу жит информационным сигналом переполнени  ОЗУ 28, ЭВМ считывает информацию из ОЗУ 28 по цеп м св зи с ЭВМ выход 20), Адрес информации в ОЗУ 2 и запрос на считывание в блок 27 поступает с ЭВМ по входу 19. В случае прихода нескольких сигна лов устанавливаетс  приоритет на обработку . При съеме информации в нескольких уровн х сигнал элемента И 58 п -го уровн  обрабатываетс  аналогично сиг налу элемента И 54. Применение изобретени  дл  обрабо ки сигналов радиолокационной информации позвол ет увеличить скорость обработки сигналов, исключить потери информации при анализе наложени  и в присутствии помехи/ вести съем параметров местных предметов. Применение изобретени  в качестве внешнего устройства ЭВМ позвол ет производить непосредственный ввод информации с документов, что исключит операцию подготовки информации на машинных но сител х и сократит машинное ввода информации. Формула изобретени  1. Система дл  обработки данных параметров сканируемых изображений, содержаща  регистры текущей информации и предыдущей информации, блок Квантовани  по уровню, вход которого  вл етс  первым входом системы, опер тивное запоминающее устройство и бло дешифрации команд, отлич,ающ а   с   тем, что, с целью повышени  быстродействи  и достоверности работы, в нее введены запоминающие устройства, счетчики адреса записи, счетчики адреса считывани , буферные регистры, счетчики корректировки, регистр признака наложени , схемы сравнени , регистры адреса и блок анализа, причем гщресные входы каждо го запоминающего устройства соединены с первыми выходами соответствую щих счетчика адреса записи и счетчик адреса считывани , второй выход-каждого счетчика адреса записи, крс ле первого через буферный регистр соеди нен с адресным входом запоминающего устройства, вход первого запоминающего устройства, первые входы оперативного запоминающего устройства и блока дешифрации команд подключены к второму входу системы, управл ющие входы счетчиков адреса записи, адрес считывани , буферных регистров и заЬоминающих устройств соединены с первым выходом блока дешифрации команд , выходы запоминающих устройств кроме первого, подключены к входам первого и второго счетчиков корректировки и к входу регистра признака наложени , выход первого запоминающего устройства соединен с входом третьего счетчика корректировки, вхо ды запоминающих устройств кроме первого, соединены с первыми выходами третьего и четвертого счетчиков корректировки, первого и второго регистров адреса, входы первого регистра адреса соединены соответственно с первьми выходами.первого и второго счетчиков корректировки,,с вторым выходом третьего счетчика корректировки и с вторым входом оперативного запоминающе го устройства, второй выход первого регистра адреса, первый выход оперативного запоминающего устройства и второй выход блока дешифрации команд соединены с выходом система , вход второго регистра адреса со-г единен с третьим выходом первого регистра адреса,, четвертый выход которого и вторые выходы второго регистра адреса и четвертого счетчика корре ктировки подключены к третьему входу оперативного запоминающего устройства , четвертый вход которого соединен с вь1ходом регистра текущей информации , второй выход - подключен к входу регистра предыдущей информации, третий выход третьего счетчика корректировки подключен к первому входу четвертого счётчика корректировки, второй вход которого подключен к третьему выходу второго регистра адреса, первые входы пербой, второй и третьей схем сравнени  подключены соответственно к первому к второму выходам регистра признака наложени  и к третьему выходу четвертого счетчика корректировки , вторые входы первой н второй схем сравнени  подключены соответственно к вторым выходам второго и первого счетчиков корректировки , выход регистра признака наложени  соединен с вторым входом блока дешифрации команд, входы кото юго , начина  с третьего, подключены йоответственно к выходам схем сравнени  с первой по шестую, входы четвертой схемы сравнени  соединены с вторыми выходс1ми первых счетчиков адреса записи и адреса считывани , входы п той схемы сравнени  соединены с третьим выходом второго счетчика адреса.записи и с вторым выходом третьего счетчика адреса считывани , входы шестой схемы сравнени  соединены с вторым выходом второго счетчика адреса считывани  и с третьим выходом третьего счетчика адреса записи , управл ющие входы счетчиков корректировки, регистров адреса, оперативного запоминающего устройст-. ва и регистра предыдущей информации .соединены с третьим выходом блока дешифрации команд, четвертый и п тый выходы которого подключены соответственно к первому и второму управл ющим входам блока анализа, первый и второй входы которого соединены со ответственно с выходами регистра предьщущей информации и блока кванто вани  по уровню, третий вход блока анализа и вход регистра текущей информации соединены с третьим входом системы, выходы первой и второй груп блока анализа соединены соответственно с группами входов регистра текущей информации и блока дешифрации команд. 2. Система по п. 1, отличающа с  тем, что блок анализа содержит триггеры, элементы И, сдвиговый регистр, дешифратор и схемы сравнени , первые входы которых соединены с третьим входом блока, вторые входы первой и второй схем сравнени  подключены к первому входу бло ка, третьи входы первой, и второй схем сравнени  и первый вход сдвигового регистра соединены с первым управл ющим входом блока, второй вход сдвигового регистра подключен к второму входу блока, выход сдвигового регистра соединен с входом дешифратора , выходы которого  вл ютс  перво группой выходов блока, единичный вхо первого триггера соединен с первым выходом дешифратора, нулевой вход с BToptJM выходом дешифратора,, единич ный вход второго триггера соединен с выходом первой схемы сравнени , выход второй схемы сравнени  подключен к соответствующему выходу второй группы блока и к нулевому входу вто-рого триггера, входы первого элемента И соединены с единичными выходами первого и второго триггеров, выход подключен к единичному входу третьего триггера, входы второго элемента соединены с вторым выходом дешифратора и с единичным выходом третьего триггера, выход т подключен к еди-. ничному входу четвертого триггера, Нулевые входы третьего и четвертого Триггеров соединены с выходом третьего элемента И, первые входы п того , шестого, седьмого и восьмого триггеров соединены соответственно с единичными выходами первого, второго , третьего и четвертого триггеров , вторые входы триггеров с п того по восьмой соединены с вторым управл ющим входом блока, входы третьего элемента И подключены соответственно к нулевым выходам первого и второго триггеров и к единичному выходу седьмого триггера, выходы элементов И с третьего по дев тый соединены с соответствующими выходами второй группы блока, входы четвертого элемента И соединены с единичным выходом п того триггера, с нулевБ 1 выходами первого и третьего триггеров, входы п того элемента И соединены с нулевым выходом первого триггера и с единичными выходами п того и восьмого триггеров, входы шестого элемента И соединены с единичным выходом шестого триггера и с нулевыми выходами второго и седьмого триггеров, входы седьмого элемента И соединены с нулевым выходом второго триггера. с единичными выходами шестого и восьмого триггеров, входы восьмого элемен та и соединены с единичным выходом четвертого триггера и с нулевым выходом восьмого триггера, входы дев того элемента И подключены к единичному выходу третьего триггера и к нулевому выходу седьмого триггера, выход третьей схемы сравнени  соединен с соответствующим выходом второй группы блока. Источники информации, прин тые во внимание при экспертизе . 1. Кузьмин С. 3. Основы теории цифровой обработки радиолокационной информации. М., Советское радио, 1974, с. 178-197.
2. 2. Патент США № 3617719, кл. 235-152, кл. G 06 Г 7/38, опублик. 1971 прототип).

   J«

   w.f