SU826421A1 - Ассоциативное запоминающее устройство - Google Patents

Description

(54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

I

Изобретение относитс  к sanoNMHaющим устройствам и может использоватьс  в устройствах с многократным циклическим опросом больших массивов информации, например в устройствах и системах отображени  графической информации на базе электроннолучевой трубки (ЭЛТ).

Известно ассоциативное запоминающее устройство, задача ассоциативного поиска которого в больших массивах информации решаетс  программным способом l ..

Однако такое решение оказываетс  неэффективным дл  устройств и систем , критических к скорости опроса массива по заданному ассоциативному признаку, так как при этоМ; либо сокращаетс  объем выводимой на экран информации (если поиск осуществл : ,етс  в каждом цикле регенерации), ли .бо увеличиваетс  врем  ответа ( если поиск выполн етс  только в случае по влени  изменений в отображаемых

данных и при этом каждый раз формируетс  новый массив отображаемой информации (дисплейный файл)). В последнем случае увеличиваютс  затраты пам ти и сокращаютс  возможности оперативного редактировани  данных.

Наиболее близким техническим решением к предлагаемому  вл етс  запоминающее устройство, содержащее блок пам ти, буферный регистр, первые входы и выходы которого подключены к выходам и информационным входам блока пам ти соответственно , коммутаторы адреса, первый и второй регистры-счетчики адреса 2 .

Недостатки устройства заключаютс  в следующем. Устройство н -может обепечить быстрое чтение маркированных данных при динамическом изменении функции маркировани  вследствие невозможности пропуска немаркированных данных без предвлрительного формировани  дисплейного файла, 3ir;i3 8 -вдтельньй удельньш вес адресной ин|формации при работа со списками прив дит к1 значительным затратам оборудовани  (пам ти ) и, следовательно, к уменьшению эффективного быстродействи  по сравнению с пам тью с после довательной адресацией. Цель изобретени  - упрощение и по вышение быстродействи  устройства Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее накопитель, буферный регистр , два счетчика адресов, коммута тор адреса, причем адресньй и информ ционный входы и информационньгй выход накопител  подключены соответственно к выходу коммутатора адреса, выходу и первому входу буферного регистра, введены компаратор, маркерный регистр сдвига, блок местного управлени , элементы НЕ, генератор тактовых импульсов, триггер и логический блок причем выходы счетчиков адресов подключены соответственно ко входам ком паратора и элементов НЕ и одному из входов коммутатора адреса, другие входы которого соединены с выходами элементов НЕ, один из входов логического блока подключен к выходу буферного регистра, а другие входы  вл ютс  входами устройства, выходы логического блока подключены соответственно к одному из входов маркерного регистра сдвига и первому входу блока местного управлени , вто рой и третий входы которого подключе ны соответственно к выходам компаратора и генератора тактовых импульсов другие входы маркерного регистра сдвига соедщ1ены соответственно с выходами буферного регистра и генератора тактовых импульсов, а выходы со вторым входом буферного регистра и первым входом триггера, выход кото рого подключен ко входу генератора тактовых импульсов, выход которого соединен со счетными входами счетчиков адресов, выход блока местного управлени  подключен ко второму входу триггера и управл ющим входам накопител , маркерного регистра сдэи коммутатора адреса и счетчиков адре сов. При этом логический блок содержит . элемент И, сумматор, регистр и элеме задержки, причем одни из входов сумматора подключены к выходам регистра один из входов которого соединен со 4 входом элемента задержки, выходы сумматора соединены со входами элемента И другие входы сумматора, входы регистра, элемента задержки  вл ютс  входами логического блока, выходами которого  вл ютс  выходы элемента И и элемента задержки. На фиГо1 представлена структурна  схема устройства; на фиго2 - структурна  схема логического блока; на фиг.З - размещение данных в накопителе при работе устройства. Устройство фиг,1) содержит накопитель 1, к-разр дный буферный регистр 2, коммутатор адреса 3, первый 4 и второй 5 счетчики адресов, две группы элементе НЕ 6 и 7, генератор тактовых импульсов 8, компаратор 9, маркерньй регистр сдвига 10, логический блок 11, блок 12 местного управлени  и триггер 13, Адресный и информационный входы и информационный выход накопител  1 подключены соответственно к выходу коммутатора 3, выходу и первому входу регистра 2, Выходы счетчиков адресов 4 и 5 . подключены соответственно ко входам компаратора 9 и элементов НЕ 6 и 7 одним из входов коммутатора 3 со сдвигом на М (где М ) разр дов в сторону младшего. Другие входы коммутатора 3 соединены с выходами элет . ментов НЕ 6 и 7, Один из выходов блока 11 подключен к выходу регистра 2, а другие входы  вл ютс  входами устт ройства. Выходы блока 11 подключены соответственно к одному из входов регистра 10 и первому входу блока 12, второй и третий входы которого подключены соответственно к выходам компаратора 9 и генератора 8, Другие вхо-. ды регистра 10 соединены соответственно с выходами регистра 2 и генератора 8, а выходы - со вторым входом регистра 2 и первым входом триггера 13, выход которого подключен ко входу генератора 8, выход которого соединен со счетными входами счетчиков 4 и 5, Выход блока 12 подключен ко второму входу триггера 13 и управл ющим входам накопител  1, регистра 10, коммутатора 3 и счетчиков 4 и 5, Логический блок 11 содержит (фиг,2 К-входовой элемент И 14, к-разр дный комбинационный сумматор 15, регистр 16, служащий дл  хранени  ассоциативной функции, элемент

58

задержки 17. Одни из входов суммагора 15 подключены к выходам регистра 16, один из входов которого соединен со входом элемента задержки 17. Выходы сумматора 15 соединены со входами элемента И 14, другие входы сумматора 15, входы регистра 16, элемента задержки 17  вл ютс  входами блока 11, выходами которого  вл ютс  выходы элемента И 14 и элемента задержки 17. .

Функционирование устройства применительно к устройствам отображени  графической информации заключаетс  в следующем..

Предполагаетс , что массив данных в накопителе 1 состоит из случайно распределенных данных, подлежащих отображению на экране ЭЛТ, и данных, не подлежащих отображению, например, данные многослойного изображени  npto отобра5{ ении данных 1-го сло ,данные, задающие трехмерные изображени  с вигдимыми и невидимыми элементами изобржени , данные, отображаемые на экро.не ЭЛТ с применением просмотрового окна и масштабировани  (электронной линзы ) с разделением элементов изображени  на наход щиес  внутри и наход щиес  вне окна и т.д.

Каждый раз после внесени  изменений .и массив данных или измеканк  ассоциативной функции, выполн етс  так назьтаемый цикл маркировани , в котором последовательно просматриваетс  массив накопител  1, каждое информационное слово анализируетс  на соответствие ассоциативной функции и в зависимости от результата сравнени  маркируетс  единицей или нулем в соответствующем маркерном разр де. После завершени  цикла маркировани  массива устройство переходит в режим индикации, при.котором маркировнные инфо1 ма«ционные слова (отмеченные 1 в маркерном разр де отображаютс  на экране ЭЛТ, а немаркированные пропускаютс  без обращени  в накопитель 1 по их адресам.

Также предполагаетс  наличие вьщеленной области пам ти дл  хранени  маркерных данных. Каждой  чейк информационного массива выделен 1 бит маркерного массива .таким образом см, фиг.З), что первому инфор .мационному блоку из К- чеек соот- ветствует последн   маркерна   чейка пам ти, второму блоку - предпоI6

следн   и т.д. Така  организаци  пам ти обеспечивает оптимальное использование объемапам ти при обеспечении эффективного программно-независимого перехода от адресации ос новных данных к адресации маркерных данных и наоборот.

Устройство мо сет выполн ть, маркирванне с упреждением, т.е. использоватьс  и в том случае, когда элемент изображени  кодируетс  информа1ЩОННЫМ словом, занимающим 2 и более  чеек пам ти.

Основные режимы работы устройства режим чтени  данных по маркеру с автматическим переходом в режим чтени  соответствующей маркерной  чейки, и 0ежим формировани  маркерных данных в накопитель 1.

Кроме того, устройство может работать в режимах записи и чтени  по адресам, задаваемым на регистровые входы счетчиков 4 и 5.

В исходном состо нии регистры 2 и 10, счетчики 4 и 5, а также триггер 13 установлены в логический О.

В режиме чтени  данных по маркеру устройство работает следующим образом .

Блок 12 переходит в режим чтени  маркерной  чейки пам ти (это осуществл етс  каждый раз,когда впроцессе счета содержимое счетчика 4 достигае значени , при котором М младших разр дов счетчика станов тс  равными логическому О и в блок 12 поступает соответствующий сигнал от компаратора 9). На адресные входы накопител  коммутируютс  инвертированные выходы счетчика 4, сдвинутые на М разр дов в сторону младшего,т.е. устанавливаетс  адрес по которому считываетс  маркерное слово из последней  чейки пам ти, в котором записаны маркерные разр ды, соответствун цие информационным словам первого блока данных на К  чеек. Маркерное слово через регистр 2 поступает в регистр 10, после чего блок 12 переходит В режим чтени  по маркеру. При этом, если в старшем разр де регистра 10 оказываетс  1, триггер 13 устанавливаетс  в О, выполн етс  чтение информационного слова па адресу, задаваемому счетчиком 4, после чего триггер 13 . устанавливаетс  в состо ние логическа  1, котора  разрешает

работу генератора 8. Каждый импульс, поступа  на счетный вход счетчика 4 и на вход сдвига регистра 10, осуществл ет синхронно прибавление 1 к содержимому счетчика 4 и сдвиг содержимого регистра 10 на один шаг в сторону старших разр дов . Если после этого в старшем разр де регистра 10 оказьшаетс  логический О, осуществл етс  снова прибавление к содержимому счетчика 4 и сдвиг на один шаг содержимого регистра 10, и т.д. до по влени  1 в старшем разр де регистра 10, после чего триггер 13 устанавливаетс  в О, блокиру  через генератор 8 работу счетчика 4 и регистра 10. Выполн етс  чтение информационного слова из накопител  по адресу, задаваемому счетчиком 4. Если содержимое счетчика 4 достигает значени ,кратного М (.М младших разр дов счетчика 07, блок 12 переходит снова в режим чтени  очередной маркерной  чейки, соот ветствующей очередному информационному блоку из У  чеек, и процесс продожаетс  аналогично вышеописанному до конца информационного массива. Работа счетчика 5 в описанном режиме блокируетс  сигналом от блока 12.

Таким образом, в режиме чтени  по маркеру из накопител  1 читаютс  только те слова данных, соотвествующие маркерные разр ды которых равны логической 1. Адреса остальных информационных слов сканируютс  со скоростью поступлени  синхроимпульсов от генератора 8. В режиме формировани  маркерных

данных осуществл етс  последовательное чтение данных информационного массива, начина  с нулевой  чейки накопител  1 по содержимому счетчика 4. Читаютс  все  чейки пам ти, описывающие данный элемент изображени  путем пpибaвJJeни  единиц к содержимому счетчика 4 и анализируютс  на соответствие ассоциативной фундии в блоке 11. Затем обобщенный результат сравнени  (логический О или логическа  1) устанавливаетс  на входе последовательной записи регистра .10, а на входах блока 12 ко готовности маркерного бита и сигнал завершени  чтени  полного информа1щонного слова, задающего элемент изображени . Счетный вход счетчика 4

блокируетс , разрешаетс  синхронный счет счетчика 5 и сдвиг ( запись по входу сдвига) маркерных данных в регистр 10 со скоростью поступлени  тактовых импульсов. Процесс продолжаетс  либо до поступлени  сигнала сравнени  содержимого счетчиков 4 и 5 в блок 12 с компаратора 9, либо до по влени  в счетчике 5 кода, содежащего М единиц в младших разр дах. В первом случае устройство переходит в режим чтени  и анализа  чеек пам т содержащих следующее-информационное слово (по содержимому счетчика 4, во втором случае устройство переходит в режим записи маркерной информации , дл  чего на четвертые входы коммутатора 3 коммутируетс  инверсны код счетчика 5, сдвинутый на М-разр дов в ciTOpOHy мпадшего, маркерные данные с регистр 10 переписываютс  в регистр 2 и блоком 12 инициируетс  сигнал записи данных в соответствующую  чейку маркерного массива накопител  1, после чего устройство переходит в режим чтени  и анализа данных следующих  чеек пам ти.После завершени  цикла чтени  массива данных устройство переходит в режим чтени  данных по маркеру.

Положительньш эффект от внедрени  устройства заключаетс  в следующем .

Устройство обеспечивает чтение информации по маркеру с пропусканием немаркированной информации -без чтени  всех  чеек пам ти, что позвол ет повысить частоту регенерации (сканировани ) либо повысить объем отображаемых данных при той же частоте сканировани  без формировани  дисплейного файла. Указанный эффект в устройстве достигаетс  за счет использовани  1/к части пам ти.

I-

В то же врем  осуществл етс 

экономи  объема пам ти в 1,5-2 раза по сравнению с системами и устройствами , требующими выделени  пам ти дл  хранени  дисплейного файла или с устройствами со списочной организацией информационного массива .

Claims (2)

1. Ассоциативное запоминающее устройство, содержащее накопитель.

98

буферный регистр, счетчики адресов, коммутатор адреса, причем адресный и информационный входы и информаци онный выход накопител  подключены соотвественно к выходу коммутатора адрса , выходу и первому входу буферного регистра, отличающеес  тем, что, с целью упрощени  и повышени  быстродействи  устройства, оно содержит компаратор, маркерный регис сдвига, блок местного управлени , элементы НЕ, генератор .. тактовых импульсов, триггер и логический блок причем выходы счетчиков адресов подключены соответственно ко входам компаратора и элементов НЕ и одному из входов коммутатора адреса, другие входы которого соединены с выходами элементов НЕ, один из входов логического блока под1счючен к выходу буферного регистра, а другие входы  вл ютс  входами устройства, выходы логического блока подключены соответственно к одному из входов маркерного регистра сдвига и первому входу блока местного управлени , второй и третий входы которого подключены соответственно к выходам компаратора и генератора тактовь;у, импулсов , другие входы маркерного регистра сдвига соединены соответственно с выходами буферного регистра и генератора тактовых импульсов, а Вг1 ходы - со вторым входом буферного

I10

регистра и первым входом триггера, выход которого подключен ко входу генератора тактовых импульсов, выход которого соединен со счетными входами счетчиков адресов, выход блока местного управлени  подключен ко .второму входу триггера и управл ющем входам накопител , маркерного регистра сдвига, коммутатора адреса и счет-чиков адресов.

2, Устройство по п,1, отличающеес  тем,что логический блок содержит элемент И, сумматор, регистр и элемент задержки, причем один из входов сумматора подключены к выходам регистра, один из входов которого соеданен со входом элемента задержки, выходы сумматора соединены со входами элемента И, другие входы сумматора, входы регистра, элемента задержки  вл ютс  входами логического блока, выходами которого  вл ютс  выходы элемента И и элемента задержки

Источники информации, прин тые во внимание при экспертизе

1.Шигин А. Г., Дерюгин А. А. Цифровые вычислительные машины (Пам ть ЦВМ ) , М„, Советское радио, 1976, с.415.

2.Запоминающие устройства. Сборни статей, вып.4. М., Энерги , 1974, с.7 (прототип).