SU840904A1 - Микропрограммное устройствоупРАВлЕНи - Google Patents

Description

1

Изобретение относитс  к вычислительной технике, в частности к устройствам микропрограммного управлени  цифровых вычислительных устройств.

Известно микропрограммное устройство управлени , содержащее два запоминающих блока, два элемента И, два триггера, два коммутатора с соответствующими взаимосв з ми 1J.

Недостатком известного устройства  вл етс  невозможность прерывать ход микропрограммы требовани ми внешних пользователей с сохранением адреса возврата на адресном регистре запоминающего блока.

Наиболее близким по технической сущности к предлагаемому  вл етс  микропрограммное устройство управлени , содержащее два запоминающих блока , соединенных с соответствующими регистрами адреса, два блока проверки условий, два элемента И, выход каждого соединен со входом соответствующего запоминающего блока. Устройство также содержит два триггера блокировки , первый вход которого соединен с третьим выходом соответствующего запоминающего блока, выход сое .динен с другим входом соответствующего элемента И Г21 .

Недостаткрм известного устройства  вл етс  то, что оно не позвол ет осуществить динамический режим считывани  микрокоманды, а также не предусматривает возможность прерывани  хода микропрограммы требовани ми внешних пользователей микропрограммных запоминающих блоков с сохранением адреса.возврата на адресном регистре запоминающего блока,не испозу  дл  этой цели буферный регистр.

Цель изобретени  - расширение функ-циональных возможностей за счет обеспечени  прерывани  микропрограмм с сохранением адреса возврата.

Поставленна  цель достигаетс  тем что в устройство, содержащее два регистра адреса, два запоминающих блока , элемент запрета, элемент И, два. блока проверки условий, первые входы которых  вл ютс  входами условий устройства, вторые входы - соединены соответственно с первыми выходами певого и второго запоминающих блоков, вторые выходы которых  вл ютс  выходами устройства, первые входы первого и второго регистров адреса соединены соответственно с выходами второго и первого блоков проверки условий , второй вход второго регистра ад;реса  вл етс  входом записи устройст ва, первые входы первого и второго запоминающих блоков соединены со входами считывани  устройства, второй вход второго запоминающего блока соединен с выходом второго регис ра адреса, первый и второй входы эле мента запрета  вл ютс  установочным входами устройства, выход элемента запрета соединен с первым входом эл мента И, второй вход которого  вл е с  входом записи устройства, введена группа элементов И, причем управл ю щий вход устройства соединен с третьим входом элемента И и с первыми входами, элементов И группы, выходы которых Соединены с вторым входом первого запоминающего блока, вторые входы элементов И группы соединен с выходом первого регистра адреса, а второй вход первого регистра адре са соединен с выходом элемента И. На чертеже схематично представле но прёдлах-аемое устройство, Устройство содержит запоминающие блоки 1 и 2, блоки 3 и 4 проверки условий, регистры 5 и 6 адреса, элемент И 7, элемент 8 запрета, группу элементов И 9, выходы 10 и 11 устройства , входы 12 и 13 условий, входы 14 и 15 35ПИСИ и вход 16 управл ю щий, входы 17 и 18 считывани . Работа устройства рассматриваетс  в трех режимах: автоматическом, динамического долблени  и режиме приостанова. ( В автоматическом режиме на второй вход элемента И 7 с выхода элемент 8 запрета и на третий вход элемента И 7 по управл ющему входу 16 пода ютс  сигналы, .разрешающие прохождение сигналов записи, поступающих по входу 14 на первый вход элемента И 7, на выход элемента И 7 и на управл ющий вход регистра 5. Сигнал записи осуществл ет запись кода в первый регистр 5 адреса, сигнал с выхода которого поступает на вход группы элементов И 9. На управл ющие входы элементов И группы 9 по управл ющему входу 16 поступает сигнал разрешающий прохождение гщреса через группу элементов И 9 на вход первого запоми нающего блока 1, на управл ющие входы которого поступают сигналы считываний по входу 17. Считанна  в соответстаии с адресом микрокоманда реализует управл ющие микрооперации, по выходу 10, а адресна  часть микрокоманды выдаетс  на второй вход первого блока 3 проверки условий, на порвый вход которого подаетс  сигнал по входу условий, определ емый логическими услови ми ветвлени . При tiaличии сигнала записи на входе 15 {)егистра 6, сформированный адрес команды второго запоминающего бл(-.а 2 с выхода первого блока 3 проверки условий записыдаетс  во второй регистр 6 адреса, откуда вьщаетс  на вход второго запоминающего блока. Сигналами , поступающими по входу 18 на управл ющий вход второго запоминающего блока 2, производитс  считывание в соответствии с адресом микрокоманды реализующей управл ющие микрооперации по выходу 11, адресна  часть микрокоманды, указывающа  на адрес следующей микрокоманды первого запоминающего блока 1, выдаетс  на второй вход второго блока 4 проверки условий, на первый вход которого поступает управл ющий сигнал по входу 13. С выхода второго блока 4 проверки условий информаци  выдаетс  на вход регистра 5 адреса. В последующих машинных циклах производитс  попеременное считывание микрокоманд сигналами двух фаз, то с одного, то с другого запоминающего блока. В режиме динамического долблени   чейки запоминакнцего блока, элемент 8 запрета устанавливаетс  в состо ние запрета. До управл ющему входу 16 на третий вход элемента И 7 и на управл ющий вход группы элементов И 9 подаетс  разрешаквдий сигнал. Сигнал с выхода элемента 8 запрета запрещает прохождение сигналов записи, поступающих по входу 14 записи регистра . 5 на первый вход элемента И 7, на выход элемента И 7, соединенный с управл ющим входом первого регистра 5 адреса. Состо ние регистра 5 до сн ти  условий запрета с элемента 8 не измен етс . Сигналы с выхода регистра 5 через группу элементов И 9 поступают на вход запоминающего блока 1, где выбираетс  микрокоманда, подлежаща  считыванию. В каждом машинном цикле с первого запоминающего блока 1 считываётс  одна и та же микрокоманда, котора  реализует одни и те же управл кадие микрооперации и устанавливает один и тот же адрес микрокоманды, считьгааемой по сигналу на входе 18 со второго запоминающего блока 2. При сн тии условий динамического долблени  элемент 8 запрета устанавливаетс  в исходное состо ние, соответствующее автоматическому режиму работы, в результате этого на второй вход элемента И 7 подаетс  разрешающий сигнал. С выхода второго запоминающего блока 2 через второй блок 4 проверки условий в первый регистр 5 адреса, на управл ющий вход которого с выхоа элемента И 7 подаетс  сигнал записи первого регистра 5 адреса, записыаетс  код адреса новой микрооперации, При работе процессора с внешними ользовател ми возникает необходи- . ость прерывани  хода микропрограммы о требованию.внешних пользователей.

Это осуществл етс  внесением фиксированного адреса на группу элементов И 9,

После записи адреса микрокоманды не первый регистр 5 адреса на вход 16 подаетс  сигнал управлени , который , поступа  на третий вход элемента И 7, запрещает прохождение импульсов записи, которые подаютс  на вход 14 условий регистра 5. Кроме того, сигнал, подающийс  по управл кхцему входу 16, фиксирует вход группы элементов И 9, св занных с выходом регистра 5 и устанавливает на выходе элементов И группы 9 фиксированный адрес микропрогракпиы обработки требований внешних устройств. Фиксированный адрес подаетс  на входы блока 1 по сигналу, поступающему на вход-17, выбираетс  микрокоманда, котора  реализует микрооперации управлени  обработки требований внешних устройств по выходу 10 и устанавливает через блок 3 на втором регистре 6 адреса адрес микрооперации, считываемой из второго запоминакицего блока 2 по сигналу на входе IS. Считанна  микрокоманда реализует управл ющие микрооперации по выходу 11.

Код на первом регистре 5 адреса не измен етс , так как управл кщий вход регистра 5 заблокирован сигиалом поступающим на вход 16. При сн Гии сигнала с входа 16 разблокировываетс  вход группы элементов И 9 и адрес микрокоманды, соответствующий точке выхода из микропрограммы обработки требований внешних устройс из первого регистра 5 адреса через группу элементов И 9 поступает на входы первого запоминающего блока 1. В дальнейшем работа происходит в автоматическом режиме.

Если микропрограмма обработки требований внешних устройств осуществл етс  более, чем за один машинный цикл, то сигнал по управл ющему входу 1.6, блокирующий сигналы записи по входу 14 не снимаетс , на группе элементов И 9 устанавливаетс  фиксированный адрес следующей  чейки запоминающего блока.

В предлагаемом устройстве возможно осуществление режима ожидани  при блокировке сигналов по входам 17 и 18 считывани  до прихода сигнала логических условий, определ ющих выход из режима ожидани .

Таким образом, предлагаемоеустройство позвол ет расширить функциональные возможности микропрограммного устройства управлени .

Claims (2)

1.Авторское свидетельство СССР 451080, кл. G 06 F 9/12, 1972.

2.Авторское свидетельство СССР 437072, кл. С 06 F 9/12, 1973 (прототип).

IS