SU959111A1 - Устройство дл регистрации однократных процессов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИ ОДНОКРАТНЫХ . ПРОЦЕССОВ 1 Изобретение относитс  к вычислительной и измерительной технике и может быть использовано дл  исследовани  формы однократного процесса и измерени  его параметров . Известно устройство дл  регистрации однократных процессов, содержащее усилитель , выход которого соединен с входом аналого-цифрового преобразовател , первый блок пам ти, вход которого подключен к первому выходу блока управлени , а выходы соединены с входами дешифратора, выходы которого подключены к входам первой группы блока отображени , с входами второй rpiynnbi которого соединены выходы блока развертки, вход которого подключен к первому выходу генератора тактовых импульсов и первому входу блока управлени , второй выход которого соединен с входом генератора тактовых импульсов , второй выход которого подключен к входу индикатора длительности развертки 1. Недостатком этого устройства  вл етс  больша  погрешность регистрации формы однократного процесса, когда услови  эксперимента усугублены наличием шумовых компонент, т. е. при регистрации смеси сигнала и шума на блок отображени  вывод тс  дискретные отсчеты, по которым трудно судить о форме исследуемого процесса и тем более производить измерени  его параметров . Наиболее близким к предлагаемому  вл етс  устройство, содержащее усилитель, выход которого соединен с входом аналогоцифрового преобразовател  и входом блока выделени  границ сообщени , первый и второй коммутаторы, входы групп которых подключень к выходам аналого-цифрового преобразовател  и вьГходам первого блока пам ти, входы группы которого соединены с выходами третьего коммутатора, входы группы третьего коммутатора .подключены к выходам второго и третьего блоков пам ти , входы групп которых соединены соответственно с выходами первого и второго коймутаторов, входы первого, второго и третьего блоков пам ти, первого, второго и третьего коммутаторов подключены к выходам групп блока управлени  соответственно, выходы первого блока пам ти соединены с

входами дешифратора, выходы которого подключены к входам первой группы блока отображени , входы второй группы которого соединены с выходами блока развертки, вход которого подключен к первому выходу генератора тактовых импульсов и первому входу блока управлени , второй вход которого соединен с выходом блока выделени  границ сообщени , выход блока управлени  подключен к входу генератора тактовых импульсов, второй выход которого соединен с индикатором длительности развертки 2.

Недостатком этого устройства  вл етс  потер  половины информации в процессе регистрации исследуемого сигнала вследствие исключени  отдельных отсчетов из-за ограниченного объема пам ти, что также вносит дополнительную погрешность.

Цель изобретени  - повышение надежности устройства путем восстановлени  сигналов в процессе адаптации к их длительности .

Поставленна  цель достигаетс  тем, что в устройство, содержащее усилитель, соединенный с аналого-цифровым преобразователем и блоком выделени  границ сообщени , первый и второй блоки пам ти, первый и второй коммутаторы, первые входы которых подключены к первому и второму выходам блока управлени  дешифратор, выходы которого соединены с одними входами блока отображени , другие входы которого подключены к выходам блока развертки , вход которого подключен к первому выходу генератора тактовых импульсов и к первому входу блока управлени , второй вход которого соединен с выходом блока выделени  границ сообщени , а третий выход блока управлени  соединен с входом генератора тактовых импульсов, второй выход которого подключен к входу индикатора длительности развертки, введены первый, второй, третий и четвертый регистры, первый и второй сумматоры, блок формировани  кода адреса, причем выходы аналого-цифрового преобразовател  соединены с входами групп входов первого и второго регистров, входы которых подключены к четвертому и п тому выходам блока управлени , выходы первого и второго регистров соединены с соответствующими вхо дами первого сумматора, выходы которого подключены к входам первой группы первого коммутатора, входы второй группы первого коммутатора подключены к выходам второго сумматора, выходы первого коммутатора соединены с входами первых групп первого и второго блоков пам ти, входы вторых групп которых подключены к выходам первой и второй групп блока формировани  кода адреса соответственно, третий выход блока формировани  кода адреса с третьим входом блока управлени , шестой выход которого подключен к входу блока формировани  кода адреса, выходы первого и второго блоков пам ти соединены с выходами первой и второй групп второго коммутатора, выходы которого подключены к входам дешифратора и к входам групп входов третьего и четвертого регистров, входы которых подключены к седьмому и восьмому выходам блока управлени , выходы третьего и четвертого регистров соединены с соответствую0 щими входами второго сумматора.

Кроме того, блок формировани  кода адреса содержит первый и второй триггеры, третий и четвертый коммутаторы и первый и второй счетчики, причем входы первого и второго триггеров, первый вход третьего коммутатора и первый вход первого и второго счетчиков  вл ютс  входами блока формировани  кода, первый выход первого триггера соединен с вторым входом третьего коммутатора и первым входом

четвертого коммутатора, второй выход первого триггера подключен к третьему входу третьего коммутатора и к второму входу четвертого коммутатора, первый выход второго триггера соединен с третьим входом четвертого коммутатора, четвертый и п тый входы которого соединены с первым выходом первого и второго счетчиков, второй выход второго триггера подключен к четвертому входу третьего коммутатора, выходы которого соединены с вторым входом первого и второго счетчиков, выходы группы первого счетчика и первый выход четвертого коммутатора  вл ютс  первым выходом блока формировани  кода адреса, выходы группы второго счетчика и второй выход четвертого коммутатора  вл ютс 

5 вторым выходом блока формировани  кода адреса, а первые выходы первого и второго счетчиков  вл ютс  третьим выходом блока формировани  кода адреса.

На фиг. 1 изображена структурна  схеQ ма предлагаемого устройства; на фиг. 2 - структурна  схема блока формировани  кода адреса; на фиг. 3 - структурна  схема блока управлени .

Устройство дл  регистрации однократных процессов содержит усилитель 1, аналого-цифровой преобразователь 2, блок 3 выделени  границ сообщени , первый регистр 4, второй регистр 5, первый, сумматор 6, первый коммутатор 7, первый блок 8 пам ти, второй блок 9 пам ти, блок 10 ° формировани  кода -адреса, второй коммутатор 11, третий регистр 12, четвертый регистр 13, второй сумматор 14, первый дешифратор 15, блок 16 отображени , блок 17 развертки, блок 18 управлени , генератор тактовых импульсов 19, индикатор длительности развертки 20, первый триггер 21, второй триггер 22, третий коммутатор 23, первый счетчик 24, второй счетчик 25, четвертый коммутатор 26, третий триггер 27, четвертый триггер 28, п тый триггер 29, второй дешифратор 30, третий счетчик 31, первый формирователь 32, второй формирователь 33, третий формирователь 34, элемент ИЛИ 35, шестой триггер 36, элементы И 37 и 38, четвертый счетчик 39.

Принцип работы устройства заключаетс  в следующем.

Входной сигнал вместе с помехой, усиленный усилителем 1, поступает на аналогоцифровой преобразователь 2 и одновременно на блок 3 выделени  граТ1иц сообщени . Сигнал, характеризующий начало процесса, с блока 3 выделени  границ сообщени  устанавливают через блок 18 управлени , генератор тактовых импульсов 19 в режим генерировани  максимальной частоты. Эта частота проходит на блок 18 управлени , где осуществл етс  ее временное распределение на такты записи кодированных значений ординат входного сигнала, поступающих с выходов аналого-цифрового преобразовател  2, в регистры пам ти 4 и 5. Средние значени  попарно вз тых отсчетов подаютс  с выходов первого сумматора 6 усреднител  через первый коммутатор 7 на входы обоих блоков 8 и 9 пам ти. Блок 18 управлени  при этом устанавливает с помощью блока 10 формировани  кода адреса первый блок 8 пам ти в режим записи информации , а второй блок 9 пам ти в режим считывани . С этого момента происходит заполнение первого блока 8 пам ти средними значени ми последовательно вз тых попарно соседних ординат регистрируемого процесса с максимально возможной частотой генератора тактовых импульсов 19.

Импульс, свидетельствующий о начале однократного сигнала, поступает с блока 3 сообщени  и устанавливает третий триггер 27 в единичное состо ние по пр мому выходу . Эта команда обеспечивает включение генератора тактовых импульсов 19 и поступление максимальной частоты записи. Одновременно импульсом начала производитс  переключение четвертого триггера 28, который своим выходом устанавливает в единичное состо ние первый триггер 21 и п тый триггер 29 по пр мым выходам и держит их в этом состо нии до момента первого переполнени  блока 8 пам ти. Таким образом обеспечиваетс  пропускание на входы блока 8 цам ти через первый коммутатор 7 только средних значений новых отсчетов и выбор адреса счет чиком 24 в виде последовательности 1, 2, 3, 4, 5, ..., 16 на начальном периоде усреднени  в режиме работы «Запись блока 8 пам ти. Вз тие новых отсчетов осуществл етс  тактами с дешифратора 30, разнесенными на один период основной частоты. Частота поступает с генератора тактЬвых импульсов 19 и обеспечивает работу счетчика 31. Установка режима работы блоков 8 и 9 пам ти осуществл етс  шестым триггером 36, который срабатывает в первый момент от импульса «Начдло, поступающего с первого формировател  32 через элемент ИЛИ 35. Этот же импульс подтверждает состо ние первого триггера 21 по счетному входу и записывает в четвертом счетчике 39 первый диапазон. Последний используетс  как дл  управлени  генератором тактовых импульсов 19, т. е. выборки интервала усреднени , так и дл  определени  диапазона длительности, в котором находитс  исследуемый сигнал.

С приходом первого импульса переполнени  с блока 8 пам ти, поступающего через второй формирователь 33 на четвертый триггер 28, снимаетс  запрет с первого триггера 21 и п того триггера 29 и разрешаетс  работа по их счетным входам. П тый триггер 29 своими выходами начинает переключать первый коммутатор 7, пропуска  на вход пам ти то средние значени  новых отсчетов, то средние значени  усредненных отсчетов. Коммутаци  проводитс  в середине интервала усреднени . Первый триггер 21 переключаетс  импульсами переполнени  первого и второго счетчиков 24 и 25, тем самым попеременно мен   их функции или последовательность выбора адреса. Этими же импульсами переполнени , поступающими с выходов второго и третьего формирователей 33 и 34, через одну из схем И и схему ИЛИ 35 производитс  поочередное переключение шестого триггера 36 и смена диапазона четвертого счетчика 39. Выходы п того триггера 29 управл ют вторым коммутатором 11, осуществл   прохождение информации то с одного, то с другого блоков 8 и 9 пам ти.

Claims (2)

1. Одновременно с блоком 18 управлени  работает блок 10 формировани  кода адреса . Импульс, соответствующий началу входного сигнала, поступающий с блока 18 управлени , устанавливает первый триггер 21 в единичное состо ние по пр мому выходу , что обеспечивает прохождение максимальной частоты через третий коммутатор 23 на вход первого счетчика 24 и подключение старшего разр да первого счетчика 24 через четвертый коммутатор 26 к блоку 8 пам ти. В этом режиме осуществл етс  обычный, последовательный перебор адресов О, 1, 2, 3, 4, 5, ..., 16. Блок 8 пам ти в этом случае работает в режиме записи информации. После выбора последнего адреса 16 производитс  смена режима работы блоков 8 и 9 пам ти. Блок 8 пам ти переключаетс  в режим считывани  информации, а блок 9 пам ти в режим записи . Первый триггер 21 остаетс  в прежнем состо нии, чем обеспечивает ту же последовательность выбора адреса первым счетчиком 24, и иную дл  второго счетчика 25. Последний в данном случае работает от второго триггера 22, который переключаетс  с максимальной частотой. Получаетс , что младший разр д второго счетчика 25 мен етс  в два раза медленней основной частоты записи, а старший, наоборот , с каждым тактом этой частоты. Такой режим .осуществл етс  подачей на вход второго счетчика 25 через третий коммутатор 23 частоты с выхода второго триггера 22 вместо максимальной частоты и заменой старшего разр да второго счетчика 25 выходным сигналом второго триггера 22. Таким образом обеспечиваетс  последовательность выбора адреса вторым счетчиком 25 вида 9; 1; 10; 2; 11; 3; ..., .16, 8. После очередного переполнени  пам ти режим работы счетчиков 24 и 25 мен етс . Первый счетчик 24 дает последовательность выбора адреса 9; 1; 10; 2; 11; 3, ..., 16, 8, а второй счетчик 25 последовательность вида 1; 2; 3; 4; 5; 6, ..., 16. При этом блок 8 пам ти работает в режиме записи информации , а блок 9 пам ти в режиме считывани . И така  последовательность смены г-:--жкмов работы первого и второго счет -;:ixoB 24 и 25 происходит после каждого переполнени  пам ти. Следует учитывать, что каждое переполнение снижает частоту записи в два раза. Указанный алгоритм работы повтор етс  до тех пор, пока с блока 3 выбора границ сообщени  не придет импульс конца входного сигнала. Он переключает третий триггер 27 в нулевое состо ние по пр мому выходу и тем самым переводит устройство из режима регистрации в режим отображени  информации, а на блоке 20 индицируетс  длительность развертки. Повышение надежности при регистрации однократных сигналов, обеспечиваетс  тем, что нар ду с фильтрацией на каждом интервале усреднени  удаетс  полностью записать входной сигнал равномерно по всей длине пам ти и избежать, таким образом, потерь информации, св занных с промахами . Формула изобретени  1. Устройство дл  регистрации однократных процессов, содержащее усилитель, соединенный с аналого-цифровым преобразователем и блоком выделени  границ сообщени , первый и второй блоки пам ти, первый и второй коммутаторы, первые входы которых подключены к первому и второму выходам блока, управлени , дешифратор, выходы которого соединены с одними входами блока отображени , другие входы которого подключены к выходам блока развертки , вход которого подключен к первому выходу генератора тактовых импульсов и к первому входу блока управлени , второй вход которого соединен с выходом блока выделени  границ сообщени , а третий выход блока управлени  соединен с входом генератора тактовых импульсов, второй выход которого подключен к входу индикатора длительности развертки, отличающеес  тем, что, с целью повыщени  надежности устройства, в него введены первый , второй, третий и четвертый регистры, первый и второй сумматоры, блок формировани  кода адреса, причем выходы аналого-цифрового преобразовател  соединены с входами групп входов первого и второго регистров, входы которых подключены к четвертому и п тому выходам блока управлени , выходы первого и второго регистров соединены с соответствующими входами первого сумматора, выходы которого подключены к входам первой группы первого коммутатора, входы второй группы первого коммутатора подключены к выходам второго сумм-атора, выходы первого коммутатора соединены с входами первых групп первого и второго блоков пам ти, входы вторых групп которых подключены к выходам первой и второй групп блока формировани  кода адреса соответственно, третий выход блока формировани  кода адреса соединен с третьим входом блока управлени , шестой выход которого подключен к входу блока формировани  кода адреса, выходы первого и второго блоков пам ти соединены с входами первой и второй групп второго коммутатора, выходы которого подключены к входам дешифратора и к входам групп входов третьего и четвертого регистров , входы которых подключены к седьмому и восьмому выходам блока управлени , выходы третьего и четвертого регистров соединены с соответствующими входами второго сумматора. 2. Устройство по п. 1, отличающеес  тем, что блок формировани  кода адреса содержит первый и второй триггеры, третий и четвертый коммутаторы и первый и второй счетчики, причем входы первого и второго триггеров, первый вход третьего коммутатора и первый вход первого и второго счетчиков  вл ютс  входами блока формировани  кода адреса, первый выход первого триггера соединен с вторым входом третьего коммутатора и первым входом четвертого коммутатора, второй выход первого триггера подключен к третьему входу третьего коммутатора и к второму входу четвертого коммутатора, первый выход второго триггера соединен с третьим входом четвертого коммутатора, четвертый и п тый входы которого соединены с первым выходом первого и второго счетчиков, второй выход второго триггера подключен к четвертому входу третьего коммутатора. выходы которого соединены с вторым входом первого и второго счетчиков, выходы группы первого счетчика и первый выход четвертого коммутатора  вл ютс  первым выходом блока формировани  кода адреса, выходы группы второго счетчика и второй выход четвертого коммутатора  вл ютс  вторым выходом блока формировани  кода адреса, а первые выходы первого и второго счетчиков  вл ютс  третьим выходом блока формировани  кода адреса. Источники информации, прин тые во внимание при экспертизе 1.Гормон, Коннели. Проста  система дл  цифровой регистрации данных импульсного эксперимента по изучению кинетики химических реакций. - «Приборы дл  научных исследований, 1978, № 8.
2. 2.Авторское свидетельство СССР № 557392, кл. G Об К 15/18, 1975 (прототип ).

   6за)д

   Фиг.1

   Gm б/юна Ifфиг .г

   К ffjiOMy 6

   J

   r

   Нблону 7