SU993477A1 - Буферное логическое ТТЛ устройство - Google Patents

Description

(54) БУФЕРНОЕ ЛОГИЧЕСКОЕ ТТЛ-УСТРОЙСТВО

Изобретение относитс  к импульс .ной и вычислительной технике и авто .матике, а именно к буферным ТТЛ-устройствам , реализующим функцию инверсий и тавтологии и предназначенным дл  использовани  в счетных и управл ющих ЭВМ, в системах сбора и обработки информации, в различных системах контрол  и управлени , в сх&лах пам ти и т.д

. Известны логические буферные ТТЛ-устройства, осуществл ющие функ-ции инверсии и тавтологии l.

Такие устройства обычно выполн ют в виде двух последовательно включенных ТТЛ-инверторов, обладают небольшим быстродействием и посто нно потребл ют мощность.

Наиболее близким к предлагаемому по технической сущности  вл етс  буферное устройство, отключающеес  в пассивном режиме при помощи ключа от шины Земл  , содержащее ключ, отключающий устройство от шины Земл  , входного и выходного каскадов, последний содержит блок инверсии и блок тавтологии, причем блок тавтологии содержит первый транзистор, база которого подключена к выходу входного каскада, коллектор подключен к базе второго транзистора и через резистор к источнику напр жени  2.

Однако устройство обладает низ- , КИМ быстродействием и помехоустойчивостью .

Цель изобретени  - повышение помехоустойчивости буферного логического ТТЛ-устройства.

10

Поставленна  цель достигаетс  тем, что буферное логическое ТТЛустройство , содержащее ключ, B5foднoй транзистор, эмиттер которого соединен с входной шиной, база через, зистйр - с шиной питани , коллектор с базой промежуточного транзистора, коллектор которого соединен с базами первого и второго транзисторов и через резистор с шиной питани ,

20 коллектор первого транзистора соединен с первой выходной шиной, коллектор второго транзистора соединен с базой третьего транзистора и через резистор - с шиной питани ,

25 коллектор третьего транзистора соединен с второй выходной шиной, эмиттеры первого, второго и третьего транзисторов подключены к аноду диода, катод которого соединен че30 рез ключ с общей шиной и.через ре ,эистор - с шиной питани , дополнительно содержит диод и ключ, причем эмиттер промежуточного транзистора соединен с анодом дополнительного диода, катод которого соединен через параллельно подключенные резистор и дополнительный KJ|ro4 с общей шиной.

На чертеже изображена электрическа  схема предлагаемого логического устройства.

Эмиттер транзистора 1  вл етс  входом логического устройства. Ваза транзистора 1 через резистор 2 соединена с шиной 3 питани . База транзистора 1 соединена также с анодом диода 4, катод которого соединен с анодом диода 5. Катод диода 5 сое .динен с анодом диода 6, катод которого соединен с анодом диода 7, катод которого соединен с общей шиной . Коллектор транзистора 1 соединен с базой транзистора 9, а также через резистор 10 соединен с общей шиной. Эмиттер транзистора 9 соединен с анодом диода И, катод которого соединен с ключом 12, а также через резистор 13 - с общей шиной 8. Второй конец ключа 12 соединен с общей шиной8. Коллектор транзистора 9 соединен через резистор 14 с шиной 3 питани , а также соединен с базами транзисторов 15 и 16. Коллектор транзистора 16  вл етс  выходом устройства, реализующим функцию тавтологии . Эмиттер транзистора 16 соединен с анодом диода 17. Коллектор транзистора 15 соединен через резистор 18 с шиной 3 питани  и через резистор 19 - с общей шинсай 8, а также с базой транзистора 20, Эмиттер транзистора 15 и эмиттер транзистора 20 соединены с эмиттером транзистора 16, Коллектор транзистора 20  вл етс  выходом устройства, реализующим функцию инверсии. Катод диода 17 соединен с ключом 21, а также соединен с базой двухэмиттерного транзистора 22 и через резистор 23 - с шиной 3 питани . Второй конец ключа 21 соединен с общей ши- . ной 8. Первый эмиттер транзистора 22 соединен о коллектором транзистора 16, второй - с коллектором транзистора 20, коллектор транзистора 22 соединен с шиной 3 питани .Коллек- тор транзистора 20 соединен через резистор 24 с шиной 3 питани , Коллектор транзистора 16 соединен через резистор 25 с шиной 3 питани .

Устройство работает следующим образом.

Потенциал катода диода 11 близок к потенциалу общей шины S при разомкнутых ключах 12 и 21 и при единичном сигнале на входе устройства определ етс  потенциалом на базе транзистора 1, который ограничен

диодной цепью (диоды 4 - 7). Транзистор 9 при разомкнутых ключах 12 и 21 и единичном сигнале на входе устройства находитс  на границе провод щего состо ни  и состо ни 

отсечки и пропускает незначительный ток.ограниченный.резистором 13 большой величины поэтому после включени  ключей 12 и 21 транзистор 9 сразу переходит в провод щее состо ние,

o в отличие от транзисторов 15 и 16, к оторые при разомкнутых ключах 12 и 21 наход тс  в состо нии отсечки, так как потенциал на.катоде диода 17 равен потенциалу шины 3 питани ,

5 Потенциал на коллекторе транзистора 9 и соответственно потенциалы на ба- . зах транзисторов .15 и 16 начинают уменьшатьс . Вследствие этого транзисторы 15 и 16 остаютс  в состо НИИ отсечки, несмотр  на уменьшение

потенциала на их эмиттерах, а транзистор 20 переходит в провод щее состо ние. Резисторы 18 и 19 представл ют из себ  делитель напр жени  и при разомкнутых ключах 12 и 21 обеспечивают потенциал на базе транзистора 20 меньший, чем потенциал на базе транзистора 15. Поэтому при нулевом сигнале на входе устройства после замыкани  ключей 12 и 21 тран0 зистор 9 остаетс  в состо нии отсечки , а в nepBSTO очередь в провод щее состо ние переход т транзисторы .15 и 16. Вследствие этого потенциал на коллекторе транзистора 15 и соот5 ветственно на базе транзистора 20 уменьшаетс -и транзистор 20 остаетс  в состо нии отсечки, несмотр  на уменьшение потенциала .на его эмиттере . Резисторы 24 и 25 обеспечивают

0 выходной ток единичного выходного сигналу. Транзистор 22 обеспечивает большой выходной ток после выключе ,ни  ключей 12 и 21, необходимый дл  зар дки большой емкости нагрузки.

5 Резистор 10 уменьшает потенциал базы транзистора 9 при единичном входном сигнале, повышение которого обусловлено емкостными токами после выклю . чени  ключей 12 и 21.

Claims (2)

1.Валиев К.д., Орликовскйй А.А. Полупроводниковые интегральные схемы пам ти на бипол рных транзисторных структурах, м., Советское раШ дио, 1979, с. 229, рис.7.21.

2.Патент Франции 2373124, кл. G 11 С 17/06, 1979. ,