Claims (35)
1.อุปกรณ์ฟินเฟต ประกอบรวมด้วย: ครีบที่หนึ่งและครีบที่สอง แต่ละครีบนั้นประกอบรวมด้วย บริเวณแชนแนล และบริเวณ ซอร์สและเตรนที่ต่อขยายออกจากบริเวณ แชนเนลดังกล่าว ที่ซึ่งครีบที่หนึ่งดังกล่าวและครีบที่สองดังกล่าวมีความ สูงที่แตกต่างกัน1. A fin-phase device consists of: a first fin and a second fin. Each fin comprises a channel region and source and strain regions extending from that channel region, where the first and second fins have different heights.
2. อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 1 ประกอบรวมต่อไปอีก ด้วย ตัวนำเกตที่ไดรับการ กำหนดตำแหน่งอยู่ติดกับครีบที่ หนึ่งดังกล่าวและครีบที่สองดังกล่าว ที่ซึ่งตัวนำเกตดัง กล่าวจะอยู่ที่ ค่ามุมขนาดหกสิบเจ็ดองศาครึ่ง เมื่อเทียบกับ ครีบทึ่หนึ่งดังกล่าว2. The fin-fet device in claim 1 comprises, in turn, a gate conductor positioned adjacent to the first and second fins, where the gate conductor is at an angle of sixty-seven and a half degrees relative to the first fin.
3.อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 1 ประกอบรวมต่อไปอีกด้วย ตัวนำเกตที่ได้รับการ กำหนดตำหน่งอยู่ติดกับครีบที่หนึ่งดัง กล่าวและครีบที่สองดังกล่าว ที่ซึ่งตัวนำเกตดังกล่าวจะตั้ง ฉากกับครีบที่หนึ่งดังกล่าวและครีบที่สองดังกล่าว3. The fin-fetal device in Claim 1 is further comprised of a gate conductor positioned adjacent to the first and second fins, where the gate conductor is perpendicular to the first and second fins.
4. อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 2 ที่ซึ่ง ตัวนำเกตดัง กล่าวจะไขว้ข้ามบริเวฯแชนเนลดัง กล่าวของแต่ละครีบของครีบ ที่หนึ่งดังกล่าวและครีบที่สองดังกล่าว4. FinFET device in claim 2 where such gate conductor crosses the said channel region of each fin of the first and second fins.
5. อุปกรณ์ฟินเฟตในข้อถือสิทธิข้อ 1 ที่ซึ่ง ครีบที่หนึ่ง ดังกล่าวและครีบที่สองดังกล่าวจะ ขนานซึ่งกันและกัน5. A fin-fet device as described in claim 1, where the first and second fins are parallel to each other.
6. อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 1 ที่ซึ่ง อัตราส่วนของ ความสูงของครีบที่หนึ่งดังกล่าว ต่อความสูของครีบที่สองดัง กล่าว จะประกอบรวมด้วย อัตราส่วนของ หนึ่ง ต่อ 2/36. FinFate device in Claim 1, where the ratio of the height of the first fin to the height of the second fin shall consist of a ratio of one to 2/3.
7. อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 5 ที่ซึ่ง อัตราส่วนดัง กล่าวจะได้รับการนำมาใช้เพื่อที่จะ ปรับตั้งสมรรถนะของ ทรานซิสเตอร์ดังกล่าว7. FinFET devices in claim 5, where the said ratio will be used to adjust the performance of the said transistor.
8. อุปกรณ์ฟินเฟต ในข้อถือสิทธิข้อ 5 ที่ซึ่ง อัตราส่วนดัง กล่าวจะพิจารณาหาค่า ความกว้าง แชนเนลทั้งหมดของทรานซิสเตอร์ ดังกล่าว8. FinFET devices, as per claim 5, where the said ratio is used to determine the total channel width of the transistor.
9. วงจรรวม ประกอบรวมด้วย : ทรานซิสเตอร์ฟินเฟตตัวที่หนึ่ง ที่มีครีบที่หนึ่ง และ ทรานซิสเตอร์ฟินเฟตตัวที่สอง ที่มีครีบที่สอง ที่ซึ่ง แต่ละครีบของครีบตัวที่หนึ่งดังกล่าวและครีบที่สอง ดังกล่าว จะประกอบรวมด้วย บริเวณ แชนเนล และบริเวณซอร์สและเต รนที่ต่อขยายออกจากบริเวณแชนเนลดังกล่าว และ ที่ซึ่ง ครีบที่ หนึ่งดังกล่าวและครีบที่สองดังกล่าวจะมีความสูงที่แตกต่าง กัน9. The integrated circuit consists of: a first finFET transistor with a first fin and a second finFET transistor with a second fin, where each fin of the first and second fin comprises a channel region and a source region extended from that channel region, and where the first and second fins have different heights.
10. วงจรรวม ในข้อถือสิทธิข้อ 8 ที่ซึ่ง ฟินเฟตตัวที่หนึ่งดังกล่าว ประกอบรวมด้วย ตัวนำเกต ตัวที่หนึ่งที่ไดรับการกำหนด ตำแหน่งอยู่ติดกับครีบที่หนึ่ง ดังกล่าว ที่ซึ่ง ตัวนำเกตตัวที่หนึ่งดังกล่าวจะตั้งแกกับครีบที่ หนึ่งดังกล่าว ที่ซึ่ง ฟินเฟตตัวที่สองดังกล่าวประกอบรวมด้วย ตัวนำเกตตัว ที่สองที่ได้รับการกำหนด ตำแหน่งอยู่ติดกับครีบที่สองดัง กล่าว และ ที่ซึ่ง ตัวนำเกตตัวที่สองดังกล่าวจะตั้งฉากกับครีบที่สอง ดังกล่าว10. Integrated circuit in claim 8 where the first fin FET is incorporated with a first gate conductor positioned adjacent to the first fin, where the first gate conductor is perpendicular to the first fin, where the second fin FET is incorporated with a second gate conductor positioned adjacent to the second fin, and where the second gate conductor is perpendicular to the second fin.
11. วงจรรวม ในข้อถือสิทธิข้อ 9 ที่ซึ่ง ตัวนำเกตตัวที่ หนึ่งดังกล่าว จะไขว้ข้ามบริเวณ แชนเนลดังกล่าวของครีบที่ หนึ่งดังกล่าว และที่ซึ่ง ตัวนำเกตตัวที่สองดังกล่าวจะไขว้ ข้ามบริเวณ แชนเนลดังกล่าวของครีบที่สองดังกล่าว11. Integrated circuit in claim 9 where the first gate conductor crosses the said channel region of the said first fin and where the second gate conductor crosses the said channel region of the said second fin.
12. วงจรรวม ในข้อถือสิทธิข้อ 8 ที่ซึ่ง อัตราส่วนของความสูง ของครีบที่หนึ่งดังกล่าว ต่อ ความสูงของครีบที่สองดังกล่าว จะ ประกอบรวมด้วย อัตราส่วนของ หนึ่ง ต่อ 2/312. Integrated circuit in claim 8 where the ratio of the height of the first fin to the height of the second fin is comprised of a ratio of one to 2/3.
13. วงจรรวม ในข้อถือสิทธิข้อ 11 ที่ซึ่ง อัตราส่วนดังกล่าว จะได้รับการนำมาใช้เพื่อที่จะปรับ ตั้งสมรรถนะของวงจรดัง กล่าว13. Integrated circuits, as per claim 11, where such ratios shall be used to optimize the performance of such circuits.
14. วงจรรวม ในข้อถือสิทธิข้อ 11 ที่ซึ่ง อัตราส่วนดังกล่าว จะพิจารณาหาค่า ความกว้าง แชนเนลของฟินเฟตตัวที่หนึ่งดัง กล่าวและฟินเฟตตัวทึ่สองดังกล่าว14. Integrated circuits. In claim 11, the ratio is used to determine the channel width of the first and second FINFETs.
15. วิธีการของการผลิตอุปกรณ์ฟินเฟต ประกอบรวมด้วย : การก่อรูปเป็น ชั้นซิลิกอนแอกทีฟบน โครงสร้างหนึ่ง การกำหนดแบบรูปเป็นแมสก์อยู่เหนือชั้นซิลิกอนแอกทีฟดัง กล่าว การดำเนินการของการออกซิเดชันทางความร้อนเพื่อที่จะทำให้ ความสูงของบริเวณที่หดสั้น ลงของชั้นซิลิกอนแอกทีฟดังกล่าว ที่ไม่ได้รับการป้องกันโดยแมสก์ดังกล่าวนั้นลดลง การนำแมสก์ดังกล่าวออก และ การกำหนดแบบรูปเป็นชั้นซิลิกอนแอกทีฟดังกล่าวลงไปบนครีบ เหล่านั้น ที่ซึ่ง ครีบที่ได้รับ การสร้างมาจากบริเวณที่หด สั้นลงดังกล่าวมีความสูงที่น้อยกว่า เมื่อเทียบกับครีบที่ ได้รับการสร้างมา จากบริเวณอื่นๆ ของชั้นซิลิกอนแอกทีฟดัง กล่าว15. The method of fabricating finFETs involves: forming an active silicon layer on a structure; forming a mask over the active silicon layer; performing thermal oxidation to reduce the height of the shortened regions of the active silicon layer not protected by the mask; removing the mask; and forming the active silicon layer onto the fins, where the fins formed from these shortened regions are lower in height compared to fins formed from other regions of the active silicon layer.
16. วิธีการ ในข้อถือสิทธิข้อ 14 ประกอบรวมต่อไปอีกด้วย การ ก่อรูปของโครงสร้างดังกล่าว โดยการทำให้โตขึ้นออกไซด์ด้าน ใต้ที่อยู่บนซับสเตรตซิลิกอน16. The method in claim 14 is further comprised of the formation of such a structure by growing the underlying oxide on the silicon substrate.
17. วิธีการ ในข้อถือสิทธิข้อ 14 ที่ซึ่ง การกำหนดรูปแบบดัง กล่าวของชั้นซิลิกอนแอกทีฟดัง กล่าว ประกอบรวมด้วย: การกำหนดแบบรูปของแมสก์ชั้นที่สองอยู่เหนือชั้นซิลิกอนแอก ทีฟดังกล่าว และ การกัดขึ้นรอบบริเวณของชั้นซิลิกอนแอกทีฟดัง กล่าวเข้าไปยังครีบดังกล่าวเหล่านั้น17. Method. In claim 14, where the design of the said active silicon layer is comprised of: the design of a second mask layer over the said active silicon layer and the etching around the region of the said active silicon layer into the said fins.
18. วิธีการ ในข้อถือสิทธิข้อ 14 ประกอบรวมต่อไปอีกด้วย การ กำหนดแบบรูปของตัวนำเกต อยู่เหนือครีบดังกล่าวเหล่านั้น เพื่อที่ว่า ตัวนำเกตดังกล่าวจะไขว้ข้ามบริเวณแชนเนลของครีบ ดังกล่าว เหล่านั้น18. The method in claim 14 is further comprising the designation of the gate conductor pattern above the said fins so that the gate conductor crosses the channel region of the said fins.
19. วิธีการ ในข้อถือสิทธิข้อ 14 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะได้รับ การควบคุมเพื่อที่จะ ทำให้ความสูงดังกล่าวของบริเวณที่หดสั้นลงดังกล่าว ลดลงเป็น 2/3 ของความสูง ของชั้นซิลิกอนแอกทีฟดังกล่าว19. Method in claim 14 whereby the thermal oxidation process shall be controlled in order to reduce the height of the shrinkage region to 2/3 the height of the active silicon layer.
20. วงจรรวม ในข้อถือสิทธิข้อ 14 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะได้ รับการนำมาใช้เพื่อที่ จะปรับตั้งสมรรถนะของอุปกรณ์ฟินเฟตดังกล่าว20. Integrated circuits, in claim 14, where the aforementioned thermal oxidation process shall be applied in order to optimize the performance of such finFET devices.
21. วงจรรวม ในข้อถือสิทธิข้อ 14 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะ พิจารณาหาค่าความกว้าง แชนเนลทั้งหมดของอุปกรณ์ฟินเฟตดังกล่าว21. Integrated circuits, in claim 14, where the thermal oxidation process is considered to determine the total channel width of the finFET device.
22. วงจรรวม ประกอบรวมด้วย: อุปกรณ์ฟินเฟตจำนวนหนึ่ง โดยที่แต่ละอุปกรณ์ จะมีอย่างน้อย หนึ่งครีบ ที่ซึ่ง แต่ละครีบ จะประกอบรวมด้วย บริเวณแชนเนล และ บริเวณซอร์สและเดรน ที่ต่อขยายออกจากบริเวณแชนเนล ดังกล่าว ที่ซึ่ง อย่างน้อยสองครีบในวงจรรวมดังกล่าวจะมีความสูงที่ แตกต่างกัน22. An integrated circuit consists of: a number of finFET devices, each of which has at least one fin, where each fin comprises a channel region and source and drain regions extending from that channel region, where at least two of the fins in the integrated circuit have different heights.
23. วงจรรวม ในข้อถือสิทธิข้อ 21 ที่ซึ่ง แต่ละตัวของ ทรานซิสเตอร์ฟินเฟตดังกล่าว ประกอบ รวมต่อไปอีกด้วย ตัวนำเกต ที่ได้รับการกำหนดตำแหน่งอยู่ติดกับครีบดังกล่าว ที่ซึ่ง ตัว นำเกตดังกล่าว จะตั้งฉากกับครีบดังกล่าว23. An integrated circuit in claim 21 where each of the said finned transistors is further incorporated with a gate conductor positioned adjacent to the said fins, where the gate conductor is perpendicular to the said fins.
24. วงจรรวม ในข้อถือสิทธิข้อ 22 ที่ซึ่ง ตัวนำเกตดังกล่าวจะ ไขว้ข้ามบริเวณแชนเนลดังกล่าว ของครีบดังกล่าว24. Integrated circuit in claim 22 where such gate conductor crosses the said channel region of the said fin.
25. วงจรรวม ในข้อถือสิทธิข้อ 21 ที่ซึ่ง หลายๆครีบที่อยู่ ภายในแต่ละตัวของอุปกรณ์ฟินเฟต ดังกล่าวจะขนานซึ่งกันและกัน25. Integrated circuits in claim 21 where the multiple fins within each such finFET device are in parallel with each other.
26. วงจรรวม ในข้อถือสิทธิข้อ 21 ที่ซึ่ง อัตราส่วนของความ สูงของครีบที่สั้นกว่า ต่อความ สูงของครีบที่สูงกว่า จะ ประกอบรวมด้วย อัตราส่วนของ หนึ่ง ต่อ 2/326. Integrated circuit in claim 21 where the ratio of the shorter fin height to the taller fin height shall consist of a ratio of one to 2/3.
27. วงจรรวม ในข้อถือสิทธิข้อ 25 ที่ซึ่ง อัตราส่วนดังกล่าว จะได้รับการนำมาใช้เพื่อที่จะปรับ ตั้งสมรรรถนะของวงจรรวม ดังกล่าว27. Integrated circuits. In claim 25, such ratios shall be used to optimize the performance of such integrated circuits.
28. วงจรรวม ในข้อถือสิทธิข้อ 25 ที่ซึ่ง อัตราส่วนดังกล่าว จะพิจารณาหาค่า ความกว้าง แชนเนลของอุปกรณ์ฟินเฟตดังกล่าว28. Integrated circuits, in claim 25, where the said ratio will be used to determine the channel width of the said finFET device.
29. วิธีการของการผลิตวงจรรวม ประกอบรวมด้วย อุปกรณ์ฟินเฟต ที่ประกอบรวมด้วย : การก่อรูปเป็น ชั้นซิลิกอนแอกทีฟบนโครงสร้างหนึ่ง การกำหนดแบบรูปเป็นแมสก์อยู่เหนือชั้นซิลิกอนแอกทีฟดัง กล่าว การดำเนินการ ของการออกซิเดชันทางความร้อนเพื่อที่จะทำให้ ความสูงของบริเวณที่หดสั้น ลงของชั้นซิลิกอนแอกทีฟดังกล่าว ที่ไม่ได้รับการป้องกันโดยแมสก์ดังกล่าวลดลง และ การนำแมสก์ ดังกล่าวออก การกำหนดแบบรูปเป็นชั้นซิลิกอนแอกทีฟดังกล่าวลงไปบนครีบ เหล่านั้น ที่ซึ่ง ครีบที่ได้รับ การสร้างมาจากบริเวณที่หด สั้นลงดังกล่าวจะมีความสูงที่น้อยกว่า เมื่อเทียบกับครีบที่ ได้รับการสร้าง มาจากบริเวณอื่นๆของชั้นซิลิกอนแอกทีฟดัง กล่าว29. Methods of fabricating integrated circuits (ICs) assembled with fin-phase FETs involve: forming an active silicon layer on a structure; forming a mask over the active silicon layer; performing thermal oxidation to reduce the height of the unprotected regions of the active silicon layer by removing the mask; and forming the active silicon layer onto fins, where the fins formed from these unprotected regions are lower in height compared to fins formed from other regions of the active silicon layer.
30. วิธีการ ในข้อถือสิทธิข้อ 28 ประกอบรวมต่อไปอีกด้วย การ ก่อรูปของโครงสร้างดังกล่าว โดยการทำให้โตขึ้นของออกไซต์ด้านใต้ที่อยู่ บนซับสเตรตซิลิกอน30. The method described in claim 28 further includes the formation of such a structure by the growth of the underlying oxide on the silicon substrate.
31. วิธีการ ในข้อถือสิทธิข้อ 28 ที่ซึ่ง การกำหนดแบบรูปดัง กล่าวของชั้นซิลิกอนแอกทีฟดัง กล่าว ประกอบรวมด้วย : การกำหนดแบบรูปของแมสก์ชั้นที่สองอยู่เหนือชั้นซิลิกอนแอก ทีฟดังกล่าว และ การกัดขึ้นรอบริเวณของชั้นซิลิกอนแอกทีฟดัง กล่าวเข้าไปยังครีบดังกล่าวเหล่านั้น31. Method. In claim 28, where the design of the said silicon active layer is comprised of: the design of a second mask layer above the said silicon active layer and the etching around the said silicon active layer into the said fins.
32. วิธีการ ในข้อถือสิทธิข้อ 28 ประกอบรวมต่อไปอีกด้วย การ กำหนดแบบรูปของตัวนำเกต อยู่เหนือครีบดังกล่าวเหล่านั้น เพื่อที่ว่า ตัวนำเกตดังกล่าวจะไขว้ข้ามบริเวณแชนเนลของครีบ ดังกล่าว เหล่านั้น32. The method in claim 28 is further comprising the designation of the gate conductor pattern above the said fins so that the gate conductor crosses the channel region of the said fins.
33. วิธีการ ในข้อถือสิทธิข้อ 28 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะได้รับ การควบคุมเพื่อที่จะ ทำให้ความสูงดังกล่าวของบริเวณที่หดสั้นลงดังกล่าว ลดลง เป็น 2/3 ของความสูง ของชั้นซิลิกอนแอกทีฟดังกล่าว33. The method in claim 28 is such that the thermal oxidation process is controlled so that the height of the shrinkage region is reduced to 2/3 the height of the active silicon layer.
34. วงจรรวม ในข้อถือสิทธิข้อ 28 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะได้ รับการนำมาใช้เพื่อที่ จะปรับตั้งสมรรถนะของอุปกรณ์ฟินเฟตดังกล่าว34. Integrated circuits, in claim 28, where the thermal oxidation process shall be applied in order to optimize the performance of such finFET devices.
35. วงจรรวม ในข้อถือสิทธิข้อ 28 ที่ซึ่ง กรรมวิธีการ ออกซิเดชันทางความร้อนดังกล่าวจะ พิจารณาหาค่าความกว้าง แชนเนลทั้งหมดของอุปกรณ์ฟินเฟตดังกล่าว35. Integrated circuits, in claim 28, where the thermal oxidation process is considered to determine the total channel width of the finFET device.