TW200423150A - Method and apparatus for establishing a reference voltage in a memory - Google Patents

Description

200423150 玖、發明說明： 【先前申請案參照】 本申請案於2002年i i月26日提出美國專利申請案第 1〇/304,662 號。 【發明所屬之技術領域】 概σ之，本發明係關於積體電路記憶體，詳言之，本發 明係關於記憶體中參考電壓之建立。 【先前技術】 很多記憶體類型，諸如EPR〇M(電可程式唯讀記憶體）、 快閃記憶體、MRAM(磁阻隨機存取記憶體）和單電晶體 DRAM(動態隨機存取記憶體）皆係單端者。即，每個記憶體 單元係使用一單一位元線進行感測。這不同於SRAM(靜態 隨機存取記憶體），其每-記憶體單元均與—位元線對相連 接。為實現在傳統地使用單端感測之各記憶體類型中之差 動感測，可建立-參考電壓或電流，#由該參考電壓或電 流與所選擇之記憶體單元中所儲存之狀態進行比較。該參 考电I：或电/瓜通吊約為該s己憶體單元之邏輯高電壓與邏輯 低電壓間之中間狀態。 以往曾使用了若干技術以產生用於使用電壓感測之記憶 體=參考電壓。曾用以產生參考電壓之一項技術依賴於"空 白單元之使用。空白單元係使用與記憶體陣列之正常單元 相當之製程技術加工而成，以盡可能地模擬正常單元之特 性。不過，2白單元在實體上將較小，以為該單元產生介 O:\88\88981.DOC4 200423150 於邏輯高電壓及邏輯低電壓間之參考電壓。該技術所存在 之問題為··減小談等單元之幾何結構將招致無法保持空白 單元相對於正常單元之電流比恒定之製程問題。 另—用於產生參考電壓之技術為：以串聯或並聯組合方 式連接正常尺寸之空白單元。可程式控制該等空白單元其 中之一以讀取一”零”狀態，而程式控制其他空白單元以讀取 一”一”邏輯狀態，以產生所需之參考電壓。不過，由於單元 尸抗與笔壓之非線性關係，致使該技術可能產生誤差。 還有另一種技術係關於使用電流鏡以建立該參考電壓。 不過，電流鏡有時無法產生所需具有合意精度之電流。 因此，在使用單端感測之記憶體單元中，存在對能夠產 生更精確之參考電壓之電路之需求。 【發明内容】 概言之，本發明提供一種用以產生用於單端記憶體之差 動感測之精確參考電壓之裝置及方法。在該記憶體中，將 該等位元線組織成為位元線對。每一位元線對耦合至一差 動感測放大器。在-實施例中，記憶體係非揮發性記憶體 *。陣列中每位元線將具有-對可選擇之空白單元。該 單元在只體上與陣列中之普通單元相同。該對中每一 空白單元將與一獨立空白字元線連接。這些空白單元之一 將被程式控制為邏輯高狀態，而其他空白單元將被程式控 制ί邏輯錢態。在讀取期間，在使感測放大器有效 =，該純高單元將與所選取之位元線持、㈣合—第一預 疋日、段，純邏輯低單元將與該位元線持㈣合—第二預定 O:\88\88981.DOC4 -6 - 200423150 時段。將藉由該第一和第二預定時段之長度確定該參考電壓 。較佳地’第—預定時段和第二預定時段係相同，使得參二 電壓約為邏輯高電壓與邏輯低電壓間之中間狀態。 ^ 於另-實施例中，該記憶體可包括使用單端位元單元之 揮發性或非揮發性記憶體單元。該等位元單元，或記憶體 單元，與該等位元線㈣合。將該等位元線組織成為:元 線對，且將每一位元線對與—感測放大器相耦合。該陣列 之每-位元線具有-可選擇之空白單元，並將該空白單元 預程式控制為邏輯高狀態。該空白單元實體上與該陣列之 普通單元具有相同之尺寸，並利用相同之製程製成。於每 -讀取週期之初，選擇空白單元並持續—時段，該時段係 將該位元線升壓為預定參考電壓所必需之時段。 依賴單端位元單元實現之空白單元與記憶體陣列之每一 位元線之連接提供了諸多優點。例如，因正常尺寸之單元 用作空白單元’故較之使用許Μ前技術，製程追縱= 。而且，可以將該等空白單元設置於該等位元線上之任何 位置’用以提供可能達到之最佳感測性能。加之，折疊與 非折疊位元線結構皆可採用本發明。另外，對於折疊元 線結構，因空白單元與正常單元相同且將該等空白：元= 位得非常接近於所選定之記憶體單元，故共態雜訊㈣^ 佳。此外，所選之位元線及其參考線間之電容性不平衡將 較小。 【實施方式】 從下述結合附圖所作之本發明之較佳實施例之詳細說明 O:\88\88981.DOC4 中，對熟習此項技術者而言 而言’本發明之前述和其他及更明 確之標的和優點將變得顯而易見 圖1以方塊圖形式表示依照本 示依照本發明一實施例之積體電路

一或多個感測放大器122、一 Π 8、一讀取字元線驅動器丨2〇、 一讀取位元解碼器124、一寫入 位元解碼斋126、一寫入位元驅動器128及一輸出驅動器 。該等兀件藉由多條線路耦合於一起。例如讀取位元解碼 器124接收一由複數個位址信號組成之行位址。記憶體陣列 112係記憶體單元之陣列，該等記憶體單元耦合於位元線與 字元線之交點處。記憶體陣列112之一行記憶體單元顯示於 圖2中，且於一實施例中該一行記憶體單元包括複數個磁阻 隨機存取§己憶體（MRAM)單元。於另一實施例中，記憶體陣 列112可包括依賴單端感測之任意其他非揮發性記憶體單 元。3己憶體陣列112之每一 MRAM單元包括：一讀取字元線 、一寫入字元線。不過，其他MRAM單元可僅具有一用於 讀取及寫入之字元線。 讀取字元解碼器11 8接收一列位址並與讀取字元線驅動 器120相耦合，其順次與記憶體陣列112相耦合。為了讀取 ，讀取字元解瑪器118根據該列位址於記憶體陣列112中選 擇一讀取字元線。藉由讀取字元線驅動器120可驅動所選擇 之該字元線。讀取位元解碼器12 4接收該行位址且搞合於感 測放大器122及記憶體陣列112之間，根據該行位址，讀取 O:\88\88981.DOC4 200423150 位解碼器124從記憶體陣列112中選擇一讀取位元線，並將 其耗合到感測放大器122。感測放大器122偵測該邏輯狀態 亚將其耦合到輸出驅動器132。於讀取時，輸出驅動器132 提七、"^示為’’DO’’之資料輸出信號。下面將更加詳細地介 紹依照本發明從記憶體陣列112中之讀取。 寫入字元解碼器丨14接收列位址且與寫入字元線驅動器 116相麵合，其順次與記憶體陣列112相耦合。於一寫入時 寫入子元解石馬器114根據該列位址，於記憶體陣列112中 k擇寫入子元線，且寫入字元線驅動器隨後|區動所選擇 之該寫入字元線。寫入位元解碼器126接收該行位址且與寫 入位元驅動器128相耦合，該寫入位元驅動器128與記憶體 陣列112相耦合。寫入位元解碼器126根據該行位址選擇一 寫入位το線，且寫入位元驅動器128隨後驅動所選擇該寫入 位元線，用以改變所選擇單元之狀態。 圖2以局邛方塊圖之形式及局部示意圖之形式表示圖 。己L體陣列之-部分。該記憶體陣列包括許多與記憶體^ 元部分200類似之行。記憶體單元部分細包括··二位元與 私不為BL及BLB ,·以及與位元線肌及则相麵合之全奇 記憶體單元。例如，代表性記憶體單元2Π)及214爲_合至 位元線BL，並且代表性記憶體單元212及216爲麵合至位天 線BLB。一位元線及與該位元線相耦合之該等記憶體單天 通常稱為—行記憶體單元。請注意，在圖2中，該等空白單 7C以正方形表不，而不皆苗一 丁 而正书早兀以圓形表示。不過，空白單 元在實體上係與正常栗开如η 吊早兀相同。空白單元與正常單元間僅 O:\88\88981.DOC4 -9 · 有之不同係它們功能上之不同。每一該等記憶體單元與用 以選擇進行讀取操作之記憶體單元之字元線相耦合。例如 ，記憶體單元210與一標示為’’WL1”之字元線相耦合。請注 意，所示之該等實施例皆說明讀取操作。由此，寫入操作 係依照先前技術進行，且將不予詳細介紹或舉例說明。二 位元線皆藉由行選擇電晶體21 8及220與感測放大器222之 輸入端相耦合。當由讀取位元解碼器124確立一標示為 ” CD0”之行解碼信號時，選擇電晶體218及220電導通，（見 圖1)從而將位元線BL/BLB與感測放大器222之輸入端相耦 合。感測放大器222係置於圖1之感測放大器122中之若干感 測放大器電路之一。於一實施例中，有與各對位元線相耦 合之感測放大器222相類似之一感測放大器。於另一實施例 中，一感測放大器可由多於一個位元線對π共用π。在介紹 本發明之意圖上，感測放大器222中所用之電路類型並非重 要。例如，於一實施例中，感測放大器222可包括一對交叉 耦合之MOS電晶體，或於另一實施例中，感測放大器222 可包括帶有一閂鎖之差動放大器。感測放大器222具有一標 示為’fSE"之感測賦能輸入端。 一對空白單元與每一位元線相耦合。空白單元202及206 與位元線BL相耦合，而空白單元204及208與位元線BLB相 耦合。空白單元202與空白字元線DWL11相耦合，空白單元 206與空白字元線DLW10相耦合，空白單元204與空白字元 線DWL21相耦合，而空白單元208與空白字元線DWL20相 耦合。每次讀取位元線BL上一記憶體單元時，由空白字元 O:\88\88981.DOC4 -10- 200423150 線DWL21及DWL20分別選擇空白單元204及208。類似地， 每次讀取位元線BLB上一記憶體單元時，由空白字元線 DWL11及DWL10分別選擇空白單元202及206。圖2中，將空 白單元202及204程式化為邏輯高電壓，而將空白單元206 及208程式化為邏輯低電壓。該對空白單元以時間多工方式 建立參考電壓，藉由該參考電壓對所選擇之一記憶體單元 之讀取狀態進行比較。即，建立邏輯高電壓和邏輯低電壓 間約一半之程度之參考電壓，持續選擇每一空白單元預定 時段之約一半，或百分之五十。藉由改變選擇該二個空白 單元之相對於彼此之時間長度，可調節該參考電壓值。 圖3以示意圖之形式表示圖2中與位元線BL相耦合之空 白單元和正常單元。圖3中，空白單元202及206與正常單元 210相當。在所圖示之實施例中，它們係具有一耦合於標示 為” V D D ’’之正電源電壓端子與選擇電晶體間之磁阻元件之 MRAM單元。一寄生電容211與位元線BL相耦合，且其表示 與位元線BL相耦合之全部電容源之累積電容。請注意，即 使本發明係使用MRAM進行介紹，但本發明並不限於 MRAM，而可採用依賴於單端感測之其他類型之記憶體。 而且，請注意，即使所圖示說明之該記憶體單元係與一正 電源電壓端子相耦合者，但在其他實施例中，電源電壓端 子VDD可係與接地耦合者，或與負電壓耦合者。圖4表示依 照圖2和3之實施例之讀取操作之各信號之計時圖。圖5表示 對於圖3之實施例之讀取操作之電壓相對時間之圖形。將參 照圖2至5對依照圖3中實施例之記憶體110之讀取操作予以 O:\88\88981.DOC4 -11 - 200423150 介紹。 在讀取操作之初，藉由判定行位址及列位址選擇一記憶 體單元。該列位址選擇一字元線，例如圖3中之字元線WL1 。該仃位址將選擇哪一位元線對與感測放大器相耦合。例 如，子兀線WL1及位元BL之選擇將使得記憶體單元21〇之所 儲存之邏輯狀態得以讀取。在圖4中之時刻⑴處，將字元線 WL1判定為邏輯高電壓。空白單元2〇4(其預先由程序控制 儲存一邏輯高電壓）將位元線BLB升壓至與被程式控制為邏 輯高電壓之正常單元相當之等級。該等空白單元傳導與被 程式控制為與該空白單元相當之邏輯狀態之正常單元相當 之電流置。圖5表示時刻⑺和tl間之該電壓VREF。於時刻u 處，對空白位元線DWL21停止判定並對空白字元線DWL2〇 進行判疋導致空白單元其被預程式控制於邏輯低電 壓）將位元線BLB升壓至與程式控制為邏輯低電壓之正常單 凡相當之等級。圖5表示時刻11和（2間3]^]8上之電壓VREF。 圖5中時刻t2處，所得該參考電壓VREF係作為邏輯，，丨，，之電 壓VHI和作為邏輯”〇，^VL〇W間之約一半之程度，此處電 壓差VI近似於電壓差V2。於時刻12處，將感測賦能信號卯 判定為邏輯高電壓，用以使感測放大器222能夠感測並放大 位元線BL和BLB上之相對較小之差動電壓，並將該差動電 壓提供給輸出驅動器132。時刻t2之後，WL1恢復為邏輯低 ,結束讀取操作。於所圖解之實施例中，t〇*tl間之時間長 度與tl和t2間之時間長度相當。藉由調節一或二個與位元線 相耦合之該等空白單元之預定時間長度，可改變vref之電 O:\88\88981.DOC4 -12- 壓。而且，在其他實施例中，空白單元與位元線相耦合之 次序亦可不同。 圖6以示意圖方式表示依照第二實施例之記憶體陣列112 之局部600。記憶體單元局部600包括MRAM代表性空白單 元602及604和代表性MRAM正常單元610及612。圖6僅顯示 與每一位元線相耦合之單一記憶體單元，不過，如圖2先前 所示，每一位元線將與許多記憶體單元相耦合，如省略號 所代表者。空白單元602與空白字元線DWL11及位元線BL 相耦合。空白單元604與空白字元線DWL21及位元線BLB相 耦合。正常單元610與字元線WL1及位元線BL相耦合。正常 單元612與字元線WL2及位元線BLB相耦合。位元線對 BL/BLB與一感測放大器相搞合，該感湏J放大器類似於附圖 2之感測放大器222。寄生電容器611及613分別與位元線BL 及BLB相耦合。該等空白單元及正常單元具有相當之尺寸 且採用相當之加工技術製造。電容器611表示與位元線BL 相耦合之全部電容來源之累積電容。電容器613表示與位元 線BLB相耦合之全部電容來源之累積電容。 如圖6中所圖示，一個空白單元與每一位元線相耦合。該 空白單元可耦合於該位元線上任何位置，且假若置於該位 元線中央，則可更加密切地追蹤與正常記憶體單元一致之 製程變異。對每一空白單元進行程式控制以儲存一邏輯高 電壓。與先前之圖2之實施例相同，每一空白單元具有與正 常記憶體單元相當之結構。在讀取操作期間，空白單元提 供一具有介於用作邏輯高狀態及邏輯低狀態之讀取電壓間 O:\88\88981.DOC4 -13- 200423150 之預定位準之參考電壓。 圖7表示依照圖6中實施例之各種信號之計時圖。圖8表示 對於圖6之實施例之電壓相對時間之圖形。將參照圖7和8 兩者對依照圖6之實施例之記憶體丨10之讀取操作進行介紹 。在讀取操作之初，藉由判定一行位址及一列位址選擇一 記憶體單元，例如，記憶體單元6丨〇。該列位址選擇一字元 線，例如圖6中字元線WL1。該行位址將選擇哪一位元線對 與感測放大器相耦合。例如，選擇字元線wu及位元線]5乙 將使得記憶體單元610所儲存之邏輯狀態得以讀取。在圖7 中之時刻to，判定字元線WL1處於邏輯高電壓。而且，對 工白子元線DWL21進行判定，將空白單元6〇4與位元線 相耦合。在一預定時段中將DWL21判定，以將位元線blb 之電壓升至邏輯高”1”電壓VHI與邏輯低” 〇"電壓VL〇w間之 半程度之電壓，此處電壓差VI近似於電壓差V2。圖§表 示電壓VREF,及時刻t0與tl間之電壓VHI和VL〇w。在時刻 ti，對空白字元線1)界1^21進行判定，導致空白單元6〇4與位 元線BLB脫離耦合。位元線BLB上之電壓VREF將停止升高 。在時刻t2，將感測賦能信號犯判定為邏輯高電壓，以使 感測放大器能夠感測並放大位元線BL& BLB上之相對較小 之差動電壓，並將該差動電壓提供給輸出驅動器132。在時 刻t2之後，WL1恢復為邏輯低，結束讀取操作。 因為採用正常尺寸單元作爲空白單元，故較之許多先前 技術，依照本發明之用以建立參考電壓之方法及裝置提供 了較佳製程追蹤之優點。而且，可將該等空白單元置於位 O:\88\8898I.DOC4 -14- 200423150 元線上任何位置，以提供最佳可能之感測特性。再者，本 發明可應用於折疊及非折疊位元線結構二者。此外，對於 折疊位元線結構，因為空白單元與正常單元相當且位置非 常接近所選擇之記憶體單元，故共態雜訊抑制較佳。而且 ’所選擇之位元線與其參考線間之電容性不平衡將較小。 在所圖示說明之實施财，記憶體單元及空白單元皆係 具有輕合於一標示為"VDD"之電源電壓和—選擇電晶體間 之磁阻元件之MRAM單元。不過，在其他實施例中，可受 益於本發明之記憶體類型並不揭限於败賴，而可係依賴 於單端感測之其他記憶體類型，諸如快閃記憶體（及其它使 用〉予閘電晶體之非揮發性記憶體類型）、鐵電記憶體裝置及 DRAM 〇 此處用於示例說明之該等實施例之各種變更及修改，對 熟習此項技藝者而言係易於實現的。例如，可容^地實現 電晶體傳導性之類型、電晶體之類型等之變更。在此等修 改及’交化之限度不超出本發明範圍之程度下，有意將它們 包3於本發明之範圍之中，該範圍僅由後面之申請專利範 圍之合理解釋給予確定。 【圖式簡單說明】 圖1以方塊圖形式表示依照本發明一實施例之積體電路 記憶體。 圖2以局部方塊圖形式及局部示意圖形式表示圖1中記憶 體陣列之一行。、 圖3以不意圖形式表示圖2中用於一位元線之該等空白單 O:\88\88981.DOC4 -15- WU423150 元之一實施例。 圖4表示依照圖2中實施例之各信號之計時圖。 圖5表示對於圖2之實施例之電壓與時間關係之^。 圖6以意圖形式W依照第二實_之記憶體陣歹 圖7表示依照圖6中實施例之各信號之計時圖。 圖8表示對於圖6之實施例之電壓與時間關係之圖形 200 210, 212, 214, 216, 610, 612 記憶體單元 218,220 選擇電晶體 202, 204, 206, 208, 602, 604 空白單元 611，613 電容器 圖式代表符號說明】 110 112 114 116 118 120 122, 222 124 126 128 132 積體電路記憶體 記憶體陣列 寫入字元解石馬器 寫入字元線驅動器 讀取字元解馬器 項取字元線驅動器 感測放大器 讀取位元解碼器 寫入位元解瑪器 寫入位元驅動器 輸出驅動器 記憶體單元部分 O:\88\88981.DOC4 -16-

Claims (1)

1. 200423150 拾、申請專利範圍： 1 · 一種記憶體，其包括： 複數個可疋址儲存單元，該等複數個可定址儲存單元 之每一單元形成於複數個字元線中預定之一字元線和複 數個位元線中預定之一位元線之一交點處，並形成一由 位元線及字元線定址之陣列； 與每一位元線相耦合之一或多個空白單元，該等空白 單元用以在該位元線上建立一參考電壓，其係當控制與 該位元線相耦合之儲存單元之一字元線為有效時，僅持 續小於該時間之百分之一百之一時段之一預定部分之電 流傳導；以及 一感測放大器，其與該複數個儲存單元相耦合，用以 感測一定址儲存單元係程式控制為一邏輯零亦或一邏輯 一狀態。 2. 如申請專利範圍第丨項之記憶體，其中該等一或多個記憶 體單元進一步包括： 一第一記憶體單元，其與一預定位元線相耦合，用以 在該預定位元線内傳導一第一預定電流量並持續該時段 之一第一時間百分比；以及 一第二記憶體單元，其與該預定位元線相耦合，用以 在該預定位元線内傳導一第二預定電流量並持續該時段 之剩餘時間。 3. 如申請專利範圍第1項之記憶體，其中該等複數個可定址儲 O:\88\8898I.DOC5 200423150 存單元包括複數個磁阻隨機存取憶體（Mram)單元。 —種記憶體，其包括； 一形成一位元線行及差動位元線行之記憶體 ，每一位7C線行及差動位元線行包含與複數個 元串聯耦合之二空白單元； 與該s己憶體单元陣列相輕合之定址，^ 蜂’該定址電路 棱供用以讀取該記憶體單元陣列之各 r平q怠母_圮憶體單元之至 少三個字元線信號；以及 與該記憶體單元陣列相輕合之感測電路，該感測電路 將:預定位元線行之電壓與—相應差動位元線行之電麼 進仃比較，以確定一受定址記憶體單元係具有一 亦或一邏輯零狀態。 5. 早元陣列 記憶體單 邏輯一 —種在一記憶體中產生用於感測之一參考電壓之方法 其步驟包括： 办將-位元線及-差動位元線中各位元線中之_或多個 空,單元與複數個記憶體單元相，合，該等—或多個空 白單70中每一空白單兀皆程式控制為一預定邏輯狀態； ，該位元線及一差動纟元線與一感调⑶大器相耦合； 上糟由在一預定時間中讀取該等複數個記憶體單元中之 该預定之-記憶體單元’選擇與該位域或該差動位元 線相耗合之料複㈣記憶料元巾之—預定記憶體單 元； 抑在與文^ I之該等複數個記憶Μ | it中之㉙定記憶體 ^元“、、關之σ亥位元線或該差動位元線中，以小於該預定 O:\88\88981.DOC 5 才間之百刀之百之時間量時間多工化該等一或多個空白 單元之啟動’以建立一參考電壓；以及 感測4參考電壓並將該參考電壓與一讀取電壓比較， 用以域定該等複數個記憶體單元中所選擇之該預定之一 記憶體單元之邏輯狀態，該讀取電壓係由所選擇之該等 複數個記憶體單元中之一預定記憶體單元中所產生者。 O:\88\88981.DOC5