TW200935519A - Methods for forming high aspect ratio features on a substrate - Google Patents
Methods for forming high aspect ratio features on a substrate Download PDFInfo
- Publication number
- TW200935519A TW200935519A TW097142044A TW97142044A TW200935519A TW 200935519 A TW200935519 A TW 200935519A TW 097142044 A TW097142044 A TW 097142044A TW 97142044 A TW97142044 A TW 97142044A TW 200935519 A TW200935519 A TW 200935519A
- Authority
- TW
- Taiwan
- Prior art keywords
- gas
- dielectric layer
- layer
- substrate
- supplying
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
200935519 六、發明說明: 【發明所屬之技術領域】 本發明大致關於在基板上形成高 取巧深寬比特徵的方法。 更具體地說,本發明大致關於在半 于等體製造中藉由非等 向性蝕刻處理形成高深寬比特徵的方法。 【先前技術】 ® ”地產生次-半微米與更小特徵是用於下一代極大 型積體電路(vLSI)及超大型積體電路(ulsi)半導體 元件的關鍵技術其中一者。但是’由於推進積體電路技 術發展的限制,因此VLSI* ULSI技術中互聯尺寸縮小 對處理能力提出了進一步的需求。積體電路可包括超過 一百萬個微米級電子場效電晶體(例如,補償型金屬氧 化物半導體(CMOS)場效電晶體),其形成在基板(例 ❿ 如’半導體晶圓)上並共同合作以在電路中執行各種功 能。可靠地形成柵極圖案對於積體電路的成功以及持續 努力提高電路密度以及各個基板和晶粒的質量是很重要 ' 的。 由於特徵尺寸逐漸地變小,因此對較高深寬比的要求 已經持續地增加到了 20·· 1甚至更大,該深寬比被定義爲 特徵深度和特徵寬度之間的比率。開發能夠可靠地形成 具有這種高深寬比之特徵的蝕刻處理已成具有重要意義 的挑戰。 ❹ 鲁 200935519 通常具有可以藉由非等向性 和寬度來製造& + 丨電層至預定深度 术製、約ι〇:1左右深寬比的特徵
圖描述了 1古.3、a & 例如’第1A 了具有通過圖案化遮罩層1〇6形 ==電…基板1〇2,刻期間,= :=生的副産物或者其他材料的再次沉積或者堆 積會聚集在被蝕刻之特徵11〇的頂部與/或側壁上,由此 ^塞了料106中及形成於介電層1〇4中之特徵HO的 歼口 108,如第18圖中所示。由於被姓刻特徵⑽的開 口⑽被聚集的再度沉積材料114窄化與/或密封,因此 阻止了反應㈣劑到達特徵110的下表面112,由此限制 了可能獲得的深寬比。此外,由於再度沉積材料或副産 物的堆積任意地與/或不規則地附著到介電層104的頂表 面與/或側壁上,得到的再度沉積材料114之不規則輪廓 (profile )和生長會改變反應蝕刻劑的流路,從而導致 介電層104中形成之特徵110的弓形或翹曲輪廓118,如 第1C圖中所示。 因此,現有技術中對於用於蝕刻具有高深寬比的特徵 的改進方法存在需求。 【發明内容】 本發明提供了一種利用蝕刻處理形成高深寬比特徵的 方法。在此描述的方法藉由蝕刻期間的導電側壁管理方 案有利地促進具有高深寬比特徵之輪廓和尺寸控制。 200935519 、在-個f施例中,料向性钱刻基板上之介電層的方 法包括在蝕刻室中提供具有設置於介電層上之圖案化遮 罩層的基板,供應至少包括含有氟和碳氣懸及氟切氣 體的氣體混合物進人_室中,以及在氣體混合物形成 之電漿存在的情況下蝕刻介電層中之特徵。 另實施例中,非等向性蝕刻基板上之介電層的方法 包括提供具有設置在介電層上之圖案化非晶碳層的基板 0 進入蝕刻至中,供應至少包括含氟和碳氣體及氟化矽氣 體的氣體混合物進人㈣室中,以及在氣體混合物形成 之電漿存在的情況下通過非晶碳層肀的開口將特徵的深 寬比蝕刻至大於約20:1 〇 另實施例中,非等向性钱刻基板上之介電層的方 法包括提供具有設置在介電層上之的圖案化非晶碳層的 基板進入钱刻至令,供應至少包括含氟和碳氣體及氟化 石夕氣體的氣體混合物進入蝕刻室中,藉由氣體混合物形 ® 成之電聚將介電層中之特徵的深寬比蝕刻至大於約 20:1,蝕刻時在特徵表面上形成導電聚合物層並將特 徵構成爲場效電晶體的接觸結構。 【實施方式】 本發明大致關於利用蝕刻處理形成具有高深寬比之特 徵的方法。在—個實施例中’該方法包括使用氟化矽氣 體及氣和石夕基氣體的蝕刻氣體混合物來電漿蝕刻介電 200935519 層。蝕刻氣體混合物的氟化矽氣體在被蝕刻之介電層側 壁與/或表面上形成了導電聚合物層,由此在蝕刻期間在 深度特徵中延伸離子軌迹。該延伸的離子軌迹協助向下 蝕刻介電層至介電層的底部,由此形成具有所欲之高深 寬比的特徵同時保持良好的輪廓控制和臨界尺寸。 在此描述的蝕刻處理可在任意電漿蝕刻室中進行,例 如HART蝕刻反應器、HART TS蝕刻反應器’ Dec〇upled
Plasma Souree ( DpS )、DPS-II 或者 cENTURA、刻系統 的DPS Plus或者DPS DT蝕刻反應器,所有這些都可從
Santa Clara,California 的 Applied Materials 公司獲得。 也可使用從其他製造商獲得的合適的電漿蝕刻室。 第2圖描述了蝕刻處理室2〇〇之一個實施例的示意 圖。室200包括支撐介電圓頂形頂板(以丁稱作圓頂) 的導電室壁23(N其他室可具有其他類型的頂板(例如, 平坦頂板)壁230連接到電接地(eiectrical gr〇und) ❹ 234。 至夕個電感線圈天線部分212藉由匹配網路2 19輕 合到射頻(RF)源218。天線部分212被設置在圓頂22〇 外部且用於保持室内之處理氣體形成的電漿。在一個實 施例中’提供到電感線圈天線212的源RF功率,在約 50kHz和約13.56MHz之間的頻率範圍内,爲约〇瓦特至 約500瓦特之間的範圍。在另一實施例中,提供到電感 線圈天線212的源RF功率在約200瓦特至約8〇〇瓦特之 間的範圍内,例如約400瓦特。 200935519 處理室200也包括耗合到第-^择麻、 4乐—(偏壓)RF源222的基 板支撐底座216 (偏壓元件)’該第二RF源222通常能 夠産生RF信號以在接近13.56 MHz的頻率下産生約 1500瓦特或更少的偏壓功率(例如,沒有偏壓功率)。 - 偏麗源222通過匹配網路223耦合到基板支撐底座216。 施加到基板支標底座216的偏壓功率可以是DC或者是 RF。 〇 操作中,基板214被設置在基板支撐底座216上且通 過傳統技術保持於其上,諸如靜電夾持或機械夾持基板 214。氣態成分從氣體面板238通過進口蟀226供應到處 理至200中以形成氣態混合物250。藉由分別自rf源21 8 和222向天線212和基板支撐底座216施加率而於 處理至200中保持混合物250形成的電漿。使用位於室 200和真空泵236之間的節流閥227控制餘刻室200内 部的壓力。使用設置在室200之壁230中的含液艘管道 Ο (未示出)控制室壁230表面處的溫度。 藉由穩定支撐底座216之溫度並從源248經由管道249 向由基板214背部形成的通路和底座表面上的溝槽(未 示出)流動傳熱氣體,以控制基板214的溫度^氦氣可 用作傳熱氣體以利於基板支撐底座216和基板214之間 的傳熱。在蝕刻處理期間,基板214經由DC功率源224 通過設置在基板支撐底座216中的電阻加熱器225加熱 至穩定狀態溫度。設置在底座216和基板214之間的氦 利於均勻加熱基板214。使用圓頂220和基板支撐底座 200935519 216兩者的熱控制’將基板2丨4保持在約1 〇〇乞和約5〇〇 C之間的溫度下。 本領域技術人員將理解也可使用其他形式的蝕刻室來 實施本發明。例如,可利用具有遠端電漿源的室、微波 電聚室、電子迴旋共振式(ECR)電装室等來實施本發 明。
包括中央處理器(CPU) 244 '記憶體242以及用於 CPU 244之支援電路246的控制器24〇耦合到蝕刻處理 室200的不同部件以利於蝕刻處理的控制。爲了易於控 制如上所述的至,CPU 244可以是任意形式通用電腦處 理器中的-種,其能夠用在工業設備中用於控制各種室 和子處理器。記憶體242耦合到Cpu 244。記憶體242 或者電腦可讀媒體可以是容易獲得的記憶體中的一種或 多種,諸如隨機存取記憶體(RAM )、唯讀記憶體 (ROM )軟^硬碟或者任意其他形式的數位記憶體、 本地的或者是遠端的。支援電路246耦合到cpu 244’ 用於以常規方式支援處理器。這些電路包括緩存、電源、 計時電路、輸入/輸出電路以及子系統等。例如在此描 述的钱刻處理通常是以軟體程式存健在記憶體Μ中。 軟體程式也可通過由 CPU 244控制的硬體遠端設置的第 二CPU (未示出)來進行存儲與/或執行。 第3圖是在室200或者其他合適的處理室中實施之蝕 刻處理300 @ -個實施例的流程圖。f 4a—4c圖是與 處理綱的各步驟對應之—部分複合基板的示意性截面 200935519 圖。處理300可用於形成例如大於2〇:ι的高深寬比特 徵,用於諸如場效電晶體之接觸結構的結構。另外,處 理300可有利地用於钱刻其他類型的結構。 處理300開始於文字塊3G2,其中藉由將基板214傳 送(即’提供)到钱刻處理室(例如,第2圖中描述的餘 刻室。在第4A圖中描述的實施例中,基板214具 有膜疊層400,該膜昼層具有設置於介電層4〇4上之圖 〇 帛化的遮罩層傷。該圖案化的遮罩層406具有暴露出 部分下部介電層404的開口 4〇8用於蝕刻❶基板214可 以是半導體基板、矽晶圓、玻璃基板等中的任何一種。 在一個實施例中,遮罩層406可以是硬遮罩,光阻遮 罩或者上述之組合。遮罩層406用作蝕刻遮罩用於以所 欲之深寬比來蝕刻介電層404中的特徵41〇。在此描述 的特徵410包括溝槽、通孔、開口等。在一個實施例中, 遮罩層406可以是選自石夕、氧化石夕、氣化石夕、氮氧化石夕、 ® 碳化矽、非晶矽和其組合構成之群組的材料。在此描述 的一個示例性實施例中,遮罩層4〇6是非晶碳層。非晶 碳層的一個實例是 Advanced Patterning FilmTM ( APF), 其可從Applied Materials公司獲得。介電層4〇4可以是 介電氧化物層。用於介電層的其他合適的材料包括未捧 雜石夕破璃(USG)(諸如,氧化矽或者te〇S)、硼石夕酸鹽 玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽坡璃 (BPSG )及其組合。在此描述的一個示例性實施例中 介電層404是未摻雜的矽玻璃(USG)層^在一個實施 200935519 例中,介電層404具有約3000Α至約15000Α之間的厚 度、例如在約4000Α至約12000Α之間、例如爲約1〇〇〇〇Α 的厚度。 在文子塊304中,將包括氟和碳基氣體以及氟化矽氣 體的氣體混合物供應到蝕刻室中以非等向性蝕刻設置於 其中的基板214。在蝕刻期間,藉由氣體混合物産生的 電浆將氟和碳氣體卩及氟化石夕氣體離解成反應兹刻物 Ο ❿ 種。來自氟化矽氣體的矽離子與來自氣體混合物中的氟 和碳氣體之一部分碳離子反應,在介電層4〇4中蝕刻之 特徵410的蝕刻表面(例如,側壁)上形成導電含矽聚合 物,如第4Β圖中所示。由於在蝕刻期間矽離子可較通常 用於保護介電$ 404之姓刻表面(例如,侧壁)的碳 合物提供更多的電子’因此含矽聚合物416的導電特性 有助於在蝕刻反應期間發生電子轉移過程。導電含矽聚 合物416將離子與/或電子傳導至特徵4Η)更深的部分, 如通過箭頭418所示。導電聚合物層416還可以降低電 荷在介電層404特徵41G中的堆積和生長由此防止特 徵被關閉、窄化、變弓形或者進一步干擾餘刻處理。導 電含石夕聚合物416改善了钱刻之特徵41()中的粒子軌 道,從而利於在介電層4G4中的深處形成具有高深寬比 的特徵410。 在餘刻期間,遮軍層屬還可能受到來自所供應的氣 體混合物之氟離子的❹。這樣,藉由添加氟化石夕氣體 到I和碳基氣體混合物巾,來自氟切離子可 200935519 有效地與遮罩層406反應以在遮罩層406的上表面上形 成強的保護層414。在遮罩層406是非晶碳層的實施例 中,矽離子與遮罩層406中的碳元素反應,從而在遮罩 層406的上表面上形成堅固的碳化矽層,由此保護遮罩 層406在高深寬比特徵410形成期間不受侵蝕。 在一個實施例中,在氣體混合物中供應的氟化石夕氣體 選自SiF4、SiCU等構成的群組。在氣體混合物中供應的 氟和碳氣體選自 cf4、chf3、c4f8、(:2f6、(:4f6、(:5Fs、 CHZF2等構成的群組。惰性氣體可選擇性地與氣體混合 物一起供應以有助於將氣體混合物運載到蝕刻室中。惰 性氣體的適當實例包括N2、Ar、He和Kr氣體。 調節幾個處理參數同時將氣體混合物供應到蝕刻室 中。在一個實施例中’調節室的壓力至約mT〇rr至約 60 mTorr之間,例如約20 mTorr。施加RF源功率以保 持由第一處理氣體形成的雪链。你丨‘,故_
之間的速度流入到室中。氟化矽氣體以約1〇 sccm至約
在約20°C至約80°C之間。
矽氣體的氣體比率被控制在約1:〇15 氟和碳氣體與氟化 至約1:0.5之間, 12 200935519 例如爲約1:〇 25。 在文字塊3〇6中,随箪 ^ .. 到達任選h 隨著一個特徵410達到所欲深度、 、部層與/或基板214,蝕刻處理的終點可以 二意合適方法來確定。例如,可藉由監控光發射、 八本略^周期的終止或者通過確定該被餘刻層已經被充 刀去除的另一指示來確定終點。 ❹ Ο 如第4C圖中所示,具有所欲深寬比的特徵彻形成在 外板214上。在一個實施例中,形成在基板214上的特 410的深寬比大於約20:1。在一個實施例中,利用處 理3〇〇以形成具有特徵41〇的接觸結構,深寬比大於約 的特徵41G形成在介電層他中作爲設置在基板5〇2 上場效應電晶體504中的接觸結構,如第5圖中所示。 =政仙可填充或沉積有金屬材料以在基板上形成互聯 、’、。構。金屬材料的實例包括鎢(w)、氮化鎢(wn)、銅 (Cu)、欽(Ti)、组(Ta)、銘(A1)等。另外,處理 可用於製造生産積體電路的其他結構。 由此,本申請提供了蝕刻基板以形成深寬比大於2〇:15 之特徵的改進方法》該方法有利地與附加的氟化矽氣體 起使用氟和碳基氣體處合物,以在钮刻期間形成導電 聚合物層,從而有效地提供形成於基板上的具有高深寬 比之特徵的良好輪廓和尺寸控制。 雖然前述内容針對本發明的實施例,但是可設計出本 發明其他的和進一步的實施例而不超出其基本範圍,且 其範圍由以下的申請專利範圍來確定。 13 200935519 【圖式簡單說明】 通過以下結合附圖的詳細說明可容易理解本發明的教 導,附圖中: 第ia-1ch示出了用於製造高深寬比特徵之傳統製造 順序的截面圖; 第2圖是根據本發明至少一實施例用於進行蝕刻處理 之電漿處理設備的示意圖; 第3圖是根據本發明至少一實施例適於製造高深寬比 特徵之方法的處理流程圖; 第4A—4C圖是根據第3圖的方法被蝕刻以形成高深 寬比特徵之複合結構的順序截面圖;和 第5圖是在場效電晶體之接觸結構中具有通過本發明 形成的高深寬比特徵之複合結構的截面圖。 爲了便於理解,可能的情況下,已經使用相同元件符 號表示圖中共用的相同元件。將預期在一個實施例中的 元件與/或處理步驟可有利地用在其他實施例中而不需 特別說明。 但是,應當注意,由於本發明可允許其他等效的實施 例’因此附圖僅示出了本發明的示範性實施例且因此不 應認爲其限制了本發明的範圍。 【主要元件符號說明】 200935519 ❹ ❿ 102、 214、502 基板 104、 404 介電層 106 ' 406 圖案化遮罩層108、 408 開口 110、 410 特徵 112 下表面 114 副產物 116、 412 底部 118 麵曲輪廓 200 室 212 線圈天線 216 底座 218 ' 222 RF 源 219、 223 匹配網 220 圓頂 224 DC功率源 225 電阻加熱器 227 節流閥 230 壁 234 電接地 236 真空泵 240 控制器 242 記憶體 244 CPU 246 支援電路 248 源 249 管道 250 氣體混合物 300 钱刻處理 302、 304 、 306 : 400 膜疊層 414、 416 聚合物 418 箭頭 504 電晶體 15
Claims (1)
- 200935519 七、申請專利範圍: 1.一種以高深寬比非等向性蝕刻一基板上之一介電層的 方法,包括: 在一蝕刻室中提供一具有一設置於一介電層上之圖 案化遮罩層的基板; 供應一至少包括一含氟和碳氣體及一氟化矽氣體的 氣體混合物進入該餘刻室中;及 在該氣體 >邑合物形杰夕__ a* J- . ,, , J. «切❿成之一電漿存在的情況下蝕刻該 介電層中之特徵。 2.如申請專利範圍第i項所述之方法,其中該介電層係 選自-由未摻㈣玻璃(USG)、㈣酸鹽玻璃(MG)、 碟石夕酸鹽玻璃(PSG)、料料鹽玻璃(BpsG)及其組合 構成的群組。 ^ ’ 口 ❹ 3.如申請專利範圍第1項所述之方法,其中該圖案化遮 罩層係選自—㈣、氧切、氮切、氮氧切、碳化梦、 非晶碳和其組合構成的群組。 之方法’其中供應該氣體 形成一導電聚合物層。 4.如申請專利範圍第1項所述 混合物的步驟更包括: 在該介電層之經餘刻表面上 16 200935519 5. 如申請專利範圍第4項所述之方法,其中該導電聚合 物層是一含碎聚合物、 6. 如申請專利範圍第4項所述之方法,其中該導電聚合 物層協助傳導該電漿產生的離子以非等向性蝕刻該介電層 向下至該介電層的一底部。 ❹ 7如申請專利範圍第】項所述之方法,其中該含氟和碳 的氣體及該氟化矽氣體是SiF4和SiCl4。 8.如申請專利範圍第1項所述之方法,其中該含氟和碳 的氣體係選自一由 CF4、CHF3、C4F8、c2F6、c4f6、C5F8、 CH2F2構成的群組。 9·如申請專利範圍第1項所述之方法,其中供應該氣體 © 處合物的步驟更包括: 與該氣體混合物一起供應一惰性氣體,其中該惰性氣 體係選自一由N2、Ar、He和Kr構成的群組。 1〇.如申請專利範圍第丨項所述之方法,其中供應該氣 體渴*合物的步驟更包括: 以一約20 seem與約1 〇〇 sccm之間的流速供應該含氟 和碳氣體;及 以一約10 seem與約50 seem之間的流速供應該氟化 17 200935519 碎氣體。 11. 如申請專利範圍第ίο項所述之方法,其中供應該氣 體混合物的步驟更包括: 將一處理壓力保持在約1 〇 mTorr與約60 mTorr之間; 將基板溫度控制在約20°C與約80。(:之間;及 施加一約200瓦特和約1000瓦特之間的電漿功率。 12. 如申請專利範圍第1項所述之方法,其中蝕刻該介 電層中之特徵的步驟更包括: 形成深寬比大於約20:1的至少一溝槽或通孔》 13. 如申請專利範圍第1項所述之方法,其中蝕刻該介 電層中之特徵的步驟更包括: 形成一場效電晶體的一接觸結構。 14· 一種以高深寬比非等向性蝕刻一基板上之一介電層 的方法’包括: 提供一具有一設置於一介電層上之圖案化非晶碳層 的基板進入一蝕刻室申; 供應一至少包括一含氟和碳氣體及一氟化矽氣體的 氣體現合物進入該蝕刻室中;及 在該氣體混合物形成之一電漿存在的情況下通過該 非晶碳層中之開口將特徵的深寬比蝕刻至大於約20..1。 18 200935519 15如申請專利範圍第 體混合物的步驟更包括: 在該介電層之經蝕 14項所述之方法’其中供應該氣 刻表面上形成—導電聚合物層。 16·如申請專利範圍S 15項所述之方法,更包括: 以,使該氣切氣體提供之碎元素與該非晶碳層反應 形成一保護層。 π如中請專利範圍第15項所述之方法,其中供應該氣 趙混合物的步驟更包括: 與該氣體混合物一起供應一惰性氣體進入該蝕刻室 中’其中該惰性氣體係選自一由仏、Ar、He* Kr構成 的群組。 ❹ 18.種以尚冰·寬比非等向性姓刻一基板上之_介電層 的方法,包括: 提供一具有一設置於一介電層上之圖案化非晶碳層 的基板進入一蝕刻室中; 供應一至少包括一含氟和碳氣體及一氟化矽氣體的 氣體混合物進入該蝕刻室中; 藉由該氣體混合物産生之一電襞將該介電層中之特 徵的深寬比蝕刻至大於約20:1 ; 在該些特徵之表面上形成一導電聚合物層同時進行 200935519 姓刻,及 構造該些特徵作爲場效電晶體的一接觸結構。 19.如申請專利範圍第18頊所述之方法’其中供應該氣 體混合物的步驟更包括: 與該氣體混合物一起供應/惰性氣體進入該蝕刻室 中,其中該惰性氣體係選自一由H2、N2、Ar、He和Kr 構成的群組。 Φ 2〇.如申請專利範圍第18項所述之方法,其中該介電層 係選自一由氧化矽、硼矽酸鹽玻璃(BSg)、磷矽酸鹽玻璃 (PSG)、蝴磷矽酸鹽玻璃(bpsg)及其組合構成的群組。 20
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/934,589 US20100330805A1 (en) | 2007-11-02 | 2007-11-02 | Methods for forming high aspect ratio features on a substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW200935519A true TW200935519A (en) | 2009-08-16 |
Family
ID=40297950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097142044A TW200935519A (en) | 2007-11-02 | 2008-10-31 | Methods for forming high aspect ratio features on a substrate |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20100330805A1 (zh) |
| EP (1) | EP2056341A3 (zh) |
| JP (1) | JP5553501B2 (zh) |
| KR (1) | KR101103214B1 (zh) |
| CN (1) | CN101431023B (zh) |
| SG (1) | SG152207A1 (zh) |
| TW (1) | TW200935519A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI574299B (zh) * | 2011-03-18 | 2017-03-11 | 巴地斯顏料化工廠 | 具有線寬-線距尺寸為50奈米或更小之圖案化材料層之積體電路裝置、光學裝置、微機械及機械精密裝置之製造方法 |
| TWI609423B (zh) * | 2013-11-25 | 2017-12-21 | 北京北方華創微電子裝備有限公司 | Etching method for controlling shallow trench depth micro-loading effect |
| TWI755313B (zh) * | 2020-04-17 | 2022-02-11 | 大陸商北京北方華創微電子裝備有限公司 | 圖形片、半導體中間產物及孔蝕刻方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015343A (ja) * | 2010-07-01 | 2012-01-19 | Hitachi High-Technologies Corp | プラズマエッチング方法 |
| KR101263666B1 (ko) * | 2011-07-26 | 2013-05-22 | 아주대학교산학협력단 | 반도체 장치의 콘택홀 형성방법 |
| EP3035369B1 (en) * | 2014-12-18 | 2020-11-25 | IMEC vzw | Plasma treatment method |
| CN107438892B (zh) * | 2016-03-28 | 2021-08-24 | 株式会社日立高新技术 | 等离子处理方法以及等离子处理装置 |
| TWI680535B (zh) | 2016-06-14 | 2019-12-21 | 美商應用材料股份有限公司 | 金屬及含金屬化合物之氧化體積膨脹 |
| WO2018052476A1 (en) * | 2016-09-14 | 2018-03-22 | Applied Materials, Inc. | Steam oxidation initiation for high aspect ratio conformal radical oxidation |
| TWI719262B (zh) | 2016-11-03 | 2021-02-21 | 美商應用材料股份有限公司 | 用於圖案化之薄膜的沉積與處理 |
| US10319591B2 (en) | 2016-11-08 | 2019-06-11 | Applied Materials, Inc. | Geometric control of bottom-up pillars for patterning applications |
| WO2018156710A1 (en) | 2017-02-22 | 2018-08-30 | Applied Materials, Inc. | Critical dimension control for self-aligned contact patterning |
| JP6861535B2 (ja) * | 2017-02-28 | 2021-04-21 | 東京エレクトロン株式会社 | 処理方法及びプラズマ処理装置 |
| US10636659B2 (en) | 2017-04-25 | 2020-04-28 | Applied Materials, Inc. | Selective deposition for simplified process flow of pillar formation |
| US10840186B2 (en) | 2017-06-10 | 2020-11-17 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
| TW201906035A (zh) | 2017-06-24 | 2019-02-01 | 美商微材料有限責任公司 | 生產完全自我對準的介層窗及觸點之方法 |
| US10573555B2 (en) | 2017-08-31 | 2020-02-25 | Micromaterials Llc | Methods of producing self-aligned grown via |
| US10510602B2 (en) | 2017-08-31 | 2019-12-17 | Mirocmaterials LLC | Methods of producing self-aligned vias |
| CN111133579B (zh) | 2017-09-05 | 2023-09-01 | 应用材料公司 | 3d存储器结构中由下而上方式的高深宽比孔洞形成 |
| US10600688B2 (en) | 2017-09-06 | 2020-03-24 | Micromaterials Llc | Methods of producing self-aligned vias |
| JP2019106538A (ja) | 2017-12-07 | 2019-06-27 | マイクロマテリアルズ エルエルシー | 制御可能な金属およびバリアライナー凹部のための方法 |
| EP3499557A1 (en) | 2017-12-15 | 2019-06-19 | Micromaterials LLC | Selectively etched self-aligned via processes |
| KR20190104902A (ko) | 2018-03-02 | 2019-09-11 | 마이크로머티어리얼즈 엘엘씨 | 금속 산화물들을 제거하기 위한 방법들 |
| TW202002219A (zh) | 2018-05-08 | 2020-01-01 | 美商微材料有限責任公司 | 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程 |
| TW202011547A (zh) | 2018-05-16 | 2020-03-16 | 美商微材料有限責任公司 | 用於產生完全自對準的通孔的方法 |
| WO2019236350A1 (en) | 2018-06-08 | 2019-12-12 | Micromaterials Llc | A method for creating a fully self-aligned via |
| EP3832887A4 (en) * | 2018-07-30 | 2022-05-11 | Kyocera Corporation | COMPOSITE SUBSTRATE |
| WO2020031224A1 (ja) | 2018-08-06 | 2020-02-13 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法およびプラズマアッシング装置 |
| US11164938B2 (en) | 2019-03-26 | 2021-11-02 | Micromaterials Llc | DRAM capacitor module |
| US12237175B2 (en) | 2019-06-04 | 2025-02-25 | Lam Research Corporation | Polymerization protective liner for reactive ion etch in patterning |
| US12266534B2 (en) * | 2020-06-15 | 2025-04-01 | Tokyo Electron Limited | Forming a semiconductor device using a protective layer |
| WO2021255812A1 (ja) | 2020-06-16 | 2021-12-23 | 株式会社日立ハイテク | プラズマ処理装置およびプラズマ処理方法 |
| KR20230050130A (ko) * | 2021-10-07 | 2023-04-14 | 삼성전자주식회사 | 식각 공정을 이용하는 집적회로 소자의 제조 방법 |
| CN113766412B (zh) * | 2021-11-05 | 2022-02-15 | 绍兴中芯集成电路制造股份有限公司 | 具有弧形底角的凹槽的制备方法、mems麦克风的制备方法 |
| US20250062124A1 (en) * | 2023-08-18 | 2025-02-20 | Tokyo Electron Limited | Methods and structures for improving etch profile of underlying layers |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071714A (en) * | 1989-04-17 | 1991-12-10 | International Business Machines Corporation | Multilayered intermetallic connection for semiconductor devices |
| US6171974B1 (en) * | 1991-06-27 | 2001-01-09 | Applied Materials, Inc. | High selectivity oxide etch process for integrated circuit structures |
| KR100255703B1 (ko) * | 1991-06-27 | 2000-05-01 | 조셉 제이. 스위니 | 전자기 rf연결부를 사용하는 플라즈마 처리기 및 방법 |
| US5188979A (en) * | 1991-08-26 | 1993-02-23 | Motorola Inc. | Method for forming a nitride layer using preheated ammonia |
| JPH06342744A (ja) * | 1993-03-26 | 1994-12-13 | Fujitsu Ltd | a−Cによる反射防止 |
| US5356833A (en) * | 1993-04-05 | 1994-10-18 | Motorola, Inc. | Process for forming an intermetallic member on a semiconductor substrate |
| DE69327463T2 (de) * | 1993-08-13 | 2000-07-20 | Pirelli Pneumatici S.P.A., Milano | Verfahren und Vorrichtung zur Bestimmung des Russgehaltes von Kautschukmischungen |
| JP2924723B2 (ja) * | 1995-08-16 | 1999-07-26 | 日本電気株式会社 | ドライエッチング方法 |
| US6148072A (en) * | 1997-01-03 | 2000-11-14 | Advis, Inc | Methods and systems for initiating video communication |
| US5965463A (en) * | 1997-07-03 | 1999-10-12 | Applied Materials, Inc. | Silane etching process |
| US6242350B1 (en) * | 1999-03-18 | 2001-06-05 | Taiwan Semiconductor Manufacturing Company | Post gate etch cleaning process for self-aligned gate mosfets |
| US6335292B1 (en) * | 1999-04-15 | 2002-01-01 | Micron Technology, Inc. | Method of controlling striations and CD loss in contact oxide etch |
| US6319730B1 (en) * | 1999-07-15 | 2001-11-20 | Motorola, Inc. | Method of fabricating a semiconductor structure including a metal oxide interface |
| US6270568B1 (en) * | 1999-07-15 | 2001-08-07 | Motorola, Inc. | Method for fabricating a semiconductor structure with reduced leakage current density |
| US6235643B1 (en) * | 1999-08-10 | 2001-05-22 | Applied Materials, Inc. | Method for etching a trench having rounded top and bottom corners in a silicon substrate |
| US6328905B1 (en) * | 1999-08-12 | 2001-12-11 | Advanced Micro Devices, Inc. | Residue removal by CO2 water rinse in conjunction with post metal etch plasma strip |
| US6274500B1 (en) * | 1999-10-12 | 2001-08-14 | Chartered Semiconductor Manufacturing Ltd. | Single wafer in-situ dry clean and seasoning for plasma etching process |
| US6479395B1 (en) * | 1999-11-02 | 2002-11-12 | Alien Technology Corporation | Methods for forming openings in a substrate and apparatuses with these openings and methods for creating assemblies with openings |
| US6300202B1 (en) * | 2000-05-18 | 2001-10-09 | Motorola Inc. | Selective removal of a metal oxide dielectric |
| US6297095B1 (en) * | 2000-06-16 | 2001-10-02 | Motorola, Inc. | Memory device that includes passivated nanoclusters and method for manufacture |
| JP2002110647A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6326261B1 (en) * | 2001-01-05 | 2001-12-04 | United Microelectronics Corp. | Method of fabricating a deep trench capacitor |
| US6348386B1 (en) * | 2001-04-16 | 2002-02-19 | Motorola, Inc. | Method for making a hafnium-based insulating film |
| US6563160B2 (en) * | 2001-08-09 | 2003-05-13 | International Business Machines Corporation | High dielectric constant materials forming components of DRAM such as deep-trench capacitors and gate dielectric (insulators) for support circuits |
| US6534376B2 (en) * | 2001-08-15 | 2003-03-18 | Infineon Technologies Ag | Process flow for sacrificial collar scheme with vertical nitride mask |
| US6528386B1 (en) * | 2001-12-20 | 2003-03-04 | Texas Instruments Incorporated | Protection of tungsten alignment mark for FeRAM processing |
| US7547635B2 (en) * | 2002-06-14 | 2009-06-16 | Lam Research Corporation | Process for etching dielectric films with improved resist and/or etch profile characteristics |
| US6897155B2 (en) * | 2002-08-14 | 2005-05-24 | Applied Materials, Inc. | Method for etching high-aspect-ratio features |
| US7491647B2 (en) * | 2005-03-08 | 2009-02-17 | Lam Research Corporation | Etch with striation control |
| US7344975B2 (en) * | 2005-08-26 | 2008-03-18 | Micron Technology, Inc. | Method to reduce charge buildup during high aspect ratio contact etch |
| KR100763514B1 (ko) * | 2006-06-30 | 2007-10-04 | 삼성전자주식회사 | 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법 |
| US7517804B2 (en) * | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
| US7846846B2 (en) * | 2007-09-25 | 2010-12-07 | Applied Materials, Inc. | Method of preventing etch profile bending and bowing in high aspect ratio openings by treating a polymer formed on the opening sidewalls |
-
2007
- 2007-11-02 US US11/934,589 patent/US20100330805A1/en not_active Abandoned
-
2008
- 2008-10-31 TW TW097142044A patent/TW200935519A/zh unknown
- 2008-10-31 EP EP08168110A patent/EP2056341A3/en not_active Withdrawn
- 2008-10-31 SG SG200808129-1A patent/SG152207A1/en unknown
- 2008-10-31 KR KR1020080107642A patent/KR101103214B1/ko not_active Expired - Fee Related
- 2008-11-01 JP JP2008282634A patent/JP5553501B2/ja not_active Expired - Fee Related
- 2008-11-03 CN CN2008101755395A patent/CN101431023B/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI574299B (zh) * | 2011-03-18 | 2017-03-11 | 巴地斯顏料化工廠 | 具有線寬-線距尺寸為50奈米或更小之圖案化材料層之積體電路裝置、光學裝置、微機械及機械精密裝置之製造方法 |
| TWI609423B (zh) * | 2013-11-25 | 2017-12-21 | 北京北方華創微電子裝備有限公司 | Etching method for controlling shallow trench depth micro-loading effect |
| TWI755313B (zh) * | 2020-04-17 | 2022-02-11 | 大陸商北京北方華創微電子裝備有限公司 | 圖形片、半導體中間產物及孔蝕刻方法 |
| KR20220154193A (ko) * | 2020-04-17 | 2022-11-21 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법 |
| KR102586690B1 (ko) | 2020-04-17 | 2023-10-10 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법 |
| US12106970B2 (en) | 2020-04-17 | 2024-10-01 | Beijing Naura Microelectronics Equipment Co., Ltd. | Pattern sheet, semiconductor intermediate product, and hole etching method |
Also Published As
| Publication number | Publication date |
|---|---|
| SG152207A1 (en) | 2009-05-29 |
| CN101431023A (zh) | 2009-05-13 |
| KR20090045868A (ko) | 2009-05-08 |
| JP2009135478A (ja) | 2009-06-18 |
| KR101103214B1 (ko) | 2012-01-05 |
| CN101431023B (zh) | 2011-04-13 |
| EP2056341A3 (en) | 2010-03-03 |
| JP5553501B2 (ja) | 2014-07-16 |
| US20100330805A1 (en) | 2010-12-30 |
| EP2056341A2 (en) | 2009-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200935519A (en) | Methods for forming high aspect ratio features on a substrate | |
| TWI352387B (en) | Etch methods to form anisotropic features for high | |
| CN110692123B (zh) | 无水的蚀刻方法 | |
| US6670278B2 (en) | Method of plasma etching of silicon carbide | |
| KR102513424B1 (ko) | 스페이서 및 하드마스크 애플리케이션을 위한 실란 및 알킬실란 종으로부터의 보란 매개 탈수소화 프로세스 | |
| CN102610515B (zh) | 用于高温蚀刻高-k材料栅结构的方法 | |
| KR101644732B1 (ko) | Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막 | |
| JP4454148B2 (ja) | 改良式の酸化層エッチング方法 | |
| CN1331198C (zh) | 将氨用于刻蚀有机低k电介质 | |
| JP2007235135A (ja) | 高アスペクト比用途の異方性フィーチャを形成するためのエッチング方法 | |
| JP4499289B2 (ja) | 誘電材料をプラズマ・エッチングする方法 | |
| US20090004875A1 (en) | Methods of trimming amorphous carbon film for forming ultra thin structures on a substrate | |
| TW200305947A (en) | Self-aligned contact etch with high sensitivity to nitride shoulder | |
| KR20150021584A (ko) | 에칭 및 애싱 동안의 로우-k 재료의 측벽 보호 | |
| JP2004336029A (ja) | 電界効果トランジスタのゲート構造の製造方法 | |
| TW200525611A (en) | Chamber cleaning method | |
| WO2000055903A9 (en) | Methods for reducing semiconductor contact resistance | |
| US20030022494A1 (en) | Plasma etching process for metals and metal oxides relates inert to oxidation | |
| CN101452881A (zh) | 用于调整蚀刻工艺中临界尺寸均匀性的方法 | |
| TWI713082B (zh) | 透過限制達成的矽化物相控制 | |
| JP7467708B2 (ja) | 基板処理装置 | |
| CN101339903A (zh) | 用于高温蚀刻高-k材料栅结构的方法 | |
| US20080203056A1 (en) | Methods for etching high aspect ratio features | |
| JP2002261077A (ja) | ドライエッチング方法 |