TW201123723A - I2C/SPI control interface circuitry, integrated circuit structure, and bus structure thereof - Google Patents

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Hsiu-Ming Fan
Chuan-Ching Tsai
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Description

201123723 六、發明說明： 【發明所屬之技術領域】 本發明係為一種I2C/SPI主控介面電路及積體電路結構及 其匯流排結構，特別為一種玎避免訊號干擾、降低製造及封葭 成本之I2C/SPI之主控介面電路及積體電路結構及其匯流排社 構。 【先前技術】 I2C(Inter-Integrated Circuit)串列通訊匯流排及 spj(se.
Peripheral Interface)匯流排為常用之匯流排系統，可用來押条 多種周邊裝置，且皆為主從式(master-slave)架構。但s 時，兩者常因規格不同而衍生許多相容性的問題，因此 用 兩種匯流排的規格可彼此相容，·時確保良 何 實在有其迫切需求。 得輸。〇質 第1A圖係為習知之l2(：/spi主控介 圖。第則係為習知之具有此簡選擇單元之示：！ 介面電路結構30,示意圖。第2a圖係為習 C/SPI主我 10致能時，i2c/spi主控介面電路‘、” C主控模海 圖。第2B圖係為習知之Pc : 内部時脈時序示意 控介面電路結構30外部時1G致能時，此/SPI主 SPI主控模組20致能時不忍^®。第3A圖係為習知之 脈時序示意圖。第3B圖係為習知主控介面電路結構30’内部時 I2C/SPI主控介面電路結構3〇之SPI主控模組20致能時， 如第Μ圖所示，其係將12二=序示意圖。 &模組10及SPI主控模組 201123723 20整合於同—l2C/SPI主控介面電路結構30中，其中I2c主控 模組10具有l2C時脈埠11及I2C資料埠12，而SPI主控模組 20具有SPI時脈埠21、SPI資料輸入埠22、SPI資料輪出埠 23及SPI晶片致能埠24。又I2C時脈埠11與SPI時脈埠21 電性連接形成一第一傳輸線50，I2C資料埠12與SPI資料輸 入蜂22及SH資料輸出埠23電性連接形成一第二傳輸線6〇, 而SPI晶片致能埠24則形成一第三傳輸線70。
請同時參考第1B圖，I2C/SI>I主控介面電路結構30,可進 一步具有一 I2C/SPI選擇單元40，可以在I2C主控模組1〇及 SPI主控模組20之中進行二選一的致能，以使被致能的主控模 組10或20可進行工作。 如第2A圖所示，I2C主控模組10致能時，I2c時脈埠11 便持續輸出I2C時脈訊號I2c—clock，而I2c資料埠12則開始 傳輸I2C資料訊號以-如仏。因SPI晶片致能璋24為低準位觸
發(low enable) ’所以在不致能sn主控模組20的情況下，SPI 晶片致能槔24的SPI晶片致能訊號spi_cs —直保持在高準位 (high) ’並且SPI時脈埠η的SPI時脈訊號spi_cl〇ck、spi資 料輸入埠22及SPI資料輸出埠23的SPI資料輸入/輸出訊號 SPI-dido亦保持在高準位(high)。 請同時參考第2B圖，所以當〗2C主控模組1〇致能時，第 一傳輸線50輸出的是此時脈訊號I2C clock，第二傳輸線60 輸出此資料訊號此—data，而第三傳輸線7〇則持續保持在高 準位(high)。因此在致能此主控模組1〇時，不會誤觸發肥 主控模組20 ’而SPI主控模組2〇也不會影響此時脈訊號 201123723 l2C-clock及l2C資料訊號I2C_data之輸出。 如第3A圖所示，但在sn主控模組20致能時，SPI晶片 致能埠24降為低準位（low)以觸發sn主控模組2〇，並且spi 時脈埠21開始輸出SPI時脈訊號spi—d〇ck，sp][資料輸入埠 22及SPI資料輸出埠23開始傳收spi資料輸入/輸出訊號 SPI-did〇，而此時l2C時脈埠11及I2C資料埠12則持續保持 在高準位(high)。 請同時參考第3B圖，SPI主控模組20致能時，第一傳輸 線50輸出的是SPI時脈訊號Spi_cl〇ck，第二傳輸線6〇輸出 的是SPI資料輸入/輸出訊號SPI_dido，而第三傳輸線7〇則輸 出spi晶片致能訊號SPI_cs，並持續保持在低準位(1〇w)。 但是，在SPI主控模組20致能（SPI晶片致能訊號SPI_cs 持續保持在低準位(l〇w))的同時，如第3B圖中之虛線框標示 處’當第一傳輸線50持續輸出SPI時脈訊號SPI__clock，並且 第二傳輸線為高準位(high)時，就有可能干擾I2C主控模組10, 以使得I2C主控模組1〇判定為i2c主控模組1〇開始作動，因 此造成誤判並使得I2C主控模組10及SPI主控模組20間的訊 號相互干擾，進而嚴重影響整體系統之穩定性及資料傳輸之品 質。 〇 【發明内容】 本發明係為一種I2C/SPI主控介面電路及積體電路結構及 其匯流排結構，可提升I2C主控模組及SPI主控模組間之穩定 性及相容性，並可確保訊號傳輸品質。 201123723 本發明係為一種I2C/SPI主控介面電路及積體電路結構及 其匯流排結構，藉由整合I2C主控模組及SPI主控模組，以達 到減少系統輸出埠數量，進而降低製造及封裝晶片成本之功 效。 本發明係為一種I2C/SP][主控介面電路及積體電路結構及 其匯流排結構，藉由特殊的接線方式，可使I2C串列通訊匯流 排及SPI匯流排有效整合，並可避免訊號間相互干擾。
為達上述功效，本發明係提供一種Pc/spj主控介面電路 結=，其包括：一 I2C主控模組，其至少具有一 Pc時脈埠及 一 I C資料埠；以及一 SPI主控模組，其至少具有一 spi時脈 埠、一 SPI資料輸入埠、一 SPI資料輸出埠及一 spi晶片致能 埠；其中I2C時脈埠與SPI晶片致能埠電性連接後形成一 PC 時脈/SPI晶片致能輸出/入端；π資料琿與SPI㈣輸入璋 及SPI資料輸出埠電性連接後形成—l2c/spi資料輸出/入 端；由SPI時脈埠形成一 SPI時脈輸出端；又主控模組及 SPI主控模組係被二選一的致能以進行工作。 ' 纽2上Ϊ功效，本發明再提供—種I2G/SPI主控介面積體 包括：—I2c主控模組，其至少具有—i2c時脈 c皐；以及一 SPI主控模組’其至少具有一 spi 、· 料輸入埠、一SPI資料輸出埠及一spi晶片 電=中=控模組及SPI主控模址係整合於同一積體 時Lsn日,,與SPI晶片致能淳電性連接後形成-及SPI二二:輸出/入端’ l2c資料崞與SPI資料輸入埠 資枓輸出埠電性連接後形成—I2c/SPI資料輸出/入 7 201123723 知’ SPI時脈埠形成一 spi時脈輸出端；又
I2C主控模組及SPI 主控模組係被二選一的致能以進行工作。 為達上述功效，本發明又提供一種I2C/SPI匯流排結構， 其係應用於一 I2C/SPI主控介面電路/積體電路結構中，以進 仃一第一傳輸狀態及一第二傳輸狀態，其包括：一第一傳輸 線，用以雙向傳輸一 I2c時脈訊號/一 SPI晶片致能訊號；一 第一傳輸線，用以雙向傳輸一 Pc資料訊號/一 SPI資料輸入 輸出訊號，以及一第三傳輸線，用以由主控端對受控端單向傳 輸SPI時脈訊號；其中於第一傳輸狀態時，第一傳輸線及第 一傳輸線用以分別傳送時脈訊號及〖2C資料訊號，又於第 -傳輸狀態時，第—傳輸線、第二傳輸線及第三傳輸線用以分 別傳送SPI晶片致能訊號、SPI資料輸入輸出訊號及spi時脈 訊號。 藉由本發明的實施，至少可達到下列進步功效： 、藉由本發明内部埠電性連接的結構，可有效避免〖2C主控 模組及SPI主控模組之間的傳輸訊號相互干擾。 一、藉由整合I2c主控模組及SPI主控模組，可減少系統輸出 一埠數量，以降低製造及封裝晶片成本。 一、利用特殊的接線方式，可有效提升Pc/SH主控介面電路 結構之穩定性及相容性，進而確保訊號傳輸品質。 、為了使任何熟習相關技藝者了解本發明之技術内容並據 以實施，且根據本說明書所揭露之内容、申請專利範圍及圖 式任何熟習相關技藝者可輕易地理解本發明相關之目的及優 點，因此將在實施方式中詳細敘述本發明之詳細特徵以及優 201123723 點。 【實施方式） 第4A圖係為本發明之一種入 之實施態樣。第4R圃禆A 控"面電路結構1〇〇 結構100,之實施離樣^第發明另一種l2C/SPI主控介面電路 〈實施態樣。$ 5圖係為本發明 排結構200與受控裝置 月種I _匯流 之-種以主控模組!。致能= 内部時脈時序實施例圖 主控"面電路結構100 模組10致_，l2c/SPI f 為本發明之一種l2c主控
Φ狄八 發 種SPI主控模組20致能時，I1C/SPI 控面電路結構100外部時脈時序實施例圖。 蛀如第4A圖所示，本實施例係為一種fc/spj主控介面電 =構刚，其包括：-l2c主控模組i。及一 SPI主控模組 1 I C主控模組至少具有一〗1c時脈埠〗〗及〗1c資料埠 12 ’而SPI主控模組20至少具有一 SPI時脈埠21、一 SPI資 料輸入埠22、一 SPI資料輸出埠23及一 SPI晶片致能埠24。 其中’ I1C時脈埠11係與SPI晶片致能埠24電性連接後 形成一 l2c時脈/SPI晶片致能輸出/入端101，以連接一第一傳 輸線50。I1C資料埠12則與SPI資料輸入埠22及SPI資料輸 出埠23電性連接後形成一;[1C/spi資料輸出/入端1〇2’以連接 201123723 -第-傳輸線60，又SPI時脈蜂21可單獨形成一奶時脈輪 出端103，以連接一第三傳輪線。 】 請同時參考第4B圖，I2C/Spi主控介面電路結構卿可進 -步具有- I2C/SPI選擇單元4〇，以二選一的致能代主控模 組10或SPI主控模組20,以使Pc主控模組1〇及SPI主控模 組20可分別被致能，以進行作動。 、 另外，在本發明另一實施例中，pc/SPj主控介面電路結 構100、100’可進-步整合為一種l2c/spi主控介面積體電路結 構，也就是說I2C主控模組10及SPI主控模組2〇可整合於^ 一積體電路中，並且I2C/SPI主控介面積體電路結構也可進— 步具有一 I2C/SPI選擇單元40 ,以二選一的致能Pc主控模組 10或SPI主控模組20，以選擇傳輸所需之主控模組。 如第5圖所示，本發明另一較佳實施例為一種Pc/SH匯 流排結構200，其係應用於一 fc/spj主控介面電路/積體電路 結構中，以進行傳輸。而Pc/spj匯流排結構2〇〇係以第一傳 輸線50’第二傳輸線60及第三傳輸線70,與受控端的I2C/SPI 受控裝置80電訊連接。 第一傳輸線50係用以雙向傳輸fc時脈訊號fc—cl〇ck或 SPI晶片致能訊號SPI—es，第二傳輸線6〇則用以雙向傳輸fc 資料訊號I2C_data或SPI資料輸入輸出訊號Spi_dido,而第三 傳輸線70用以使位在主控端的fc/sp〗匯流排結構2〇〇對位在 受控端的ic/spi受控裝置80單向傳輪sn時脈訊號 SPI clock 〇 舉例來說，若將I2C主控模組10致能視為第一傳輸狀態 201123723 此時第一傳輸線50及第二傳輸線60分別用以傳送I2C時脈訊 號I2C一clock及l2c資料訊號i2c_data，並將SPI主控模組20 致能視為第二傳輸狀態，此時第一傳輸線5〇、第二傳輸線6〇 及第三傳輸線70分別用以傳送SPI晶片致能訊號SPI_cs、SPI 資料輸入輸出訊號SPI—dido及SPI時脈訊號SPI_clock。 i2c/spi受控裝置80可以包括fc受控裝置81a、81b".81c 及SPI受控裝置82a、82b…82c，I2C受控裝置81a、81b·.· 81c 籲係與I C/SPI匯流排結構200之第一傳輸線5〇、第二傳輸線6〇 相連接，而SPI受控裝置82a、82b“.82c則與i2c/spi匯流排 結構200之第一傳輸線5〇、第二傳輸線6〇及第三傳輸線7〇 相連接。並且，I2C/SPI匯流排結構200可同時連接數個fc受 控裝置81a、81b."81c及SPI受控裝置82a、82b…82c，但在 同一個系統工作時間點上，I2C/SPI匯流排結構20〇中的pc主 控模組10及SPI主控模組20僅會有一個被致能，以服務對應 的受控裝置。 • 舉例來說’請同時參考第6A圖至第7B圖，第一傳輸線 5〇可雙向傳輸I2C時脈訊號l2C一clock或SPI晶片致能訊號 SPI—cs，第二傳輸線60雙向傳輸I2C資料訊號fc—data或spi -貝料輪入輸出訊號SPI_dido，且第三傳輸線7〇用以單向傳輸 時脈訊號SPI_cl〇ck。 而如第6A圖及第6B圖所示，當I2C主控模組1〇致能時， 第一傳輸線50於時間點tl開始輸出I2C時脈訊號fc d〇ck， 並且第二傳輸線60開始傳輸：[2C資料訊號pc—如加，且於時間 點t2，由於SPI時脈訊號SPI_clock並沒有動作，因此spi主 11 201123723 控模組20並不會受到干擾。而在時間點t3時，pc時脈訊號 I2C_dock停止，也表示I2C資料訊號i2C_data傳輸將隨之停 止，並且在整個訊號傳輸過程中，SI>I時脈埠21的SPI時脈訊 號SPI_clock —直保持於低準位(i〇w)，SPI資料輸出埠23、spi 資料輸入埠22的Sn資料輸入輸出訊號SPI—did〇皆保持在高 準位(high)。 請同時參考第6B圖，l2c主控模組1〇致能時，第一傳輸 線50及第二傳輸線60’分別傳送〗2C時脈訊號fc—cl〇ck及pc 資料訊號I2C一data至I2C受控裝置81a、81b·..81c，由於fc _ 受控裝置81a、81b…81c皆未連接於第三傳輸線7〇，因此並不 會爻到第二傳輸線70所傳送之訊號影響。在整個過程中，因 為SPI晶片致能埠24的SPI晶片致能訊號SPI一cs —直保持在 高準位(high)’所以SPI主控模組2〇及SPI受控裝置82a、82b··. 82c不會被致能且完全不受影響，更不會產生訊號間的干擾。 又舉例來說，請參考第7A圖及第7B圖，在SPI主控模 組20致能時’第一傳輸線5〇係傳送§ρι晶片致能訊號Spi_cs，籲 第二傳輸線60則傳收SPI資料輸入輸出訊號SPI_did〇，而第 二傳輸線70係傳送SPI時脈訊號spi_ci0ck至各SPI受控裝置 82a、82b…82c 0 且於時間點t4時，SPI晶片致能埠24係經由第一傳輸線 50開始輸出SPI晶片致能訊號spi—cs，並以低準位觸發(i〇w enable)SPI受控裝置82a、82b...82ce由於致能pc受控裝置 81a、81b…81c的起始條件為fc時脈訊號fC-dock為高準位 (high)且I C資料矾號i2c__data由高準位轉為低準位，但因為 12 201123723 在SPI主控模組20致此時，第一傳輸線50所輸出的spi晶片 致能訊號SPI_cs為低準位（iow)，所以不符合fc受控裝置 81a、81b··· 81c所需之起始條件，也不會致能fc受控裝置81&、 81b…81c，而發生訊號干擾的情形。 接下來，SI>I資料輸入埠22及SPI資料輪出埠23開始傳 收spi資料輸入輸出訊號SPI一did〇，而SPI時脈埠21開始傳 送SPI時脈訊號SPI一clock，因此spi主控模組2〇可經由第二 #傳輸線60傳收SPI資料輸入輸出訊號SPI_dido，並由第三傳 輸線70開始傳送SPI時脈訊號spi_cl〇ck。 而於時間點t5 ’ SPI主控模組20停止致能，由於在此之前 並未有致能I2C受控裝置81a、8ib…81c的條件，因此當spi 主控模組20作動時，I2C受控裝置81a、81b".8lc也不會受到 SPI主控模組20之干擾影響。 惟上述各實施例係用以說明本發明之特點，其目的在使熟 習該技術者能瞭解本發明之内容並據以實施，而非限定本發明 •之專利範圍，故凡其他未脫離本發明所揭示之精神而完成之等 效修飾或修改，仍應包含在以下所述之申請專利範圍中。 【圖式簡單說明】 第1A圖係為習知之fc/sn主控介面電路結構示意圖。 第1B圖係為習知之具有][2C/Spi選擇單元之ραπ〗主控介面 電路結構示意圖。 第2A圖係為習知之i2c主控模組致能時，pc/spj主控介面電 13 201123723 路結構内部時脈時序示意圖。 第2B圖係為習知之I2C主控模組致能時，I2C/SPI主控介面電 路結構外部時脈時序示意圖。 第3A圖係為習知之SPI主控模組致能時，I2C/SPI主控介面電 路結構内部時脈時序示意圖。 第3B圖係為習知之SPI主控模組致能時，I2C/SPI主控介面電 路結構外部時脈時序示意圖。 第4A圖係為本發明之一種I2C/SPI主控介面電路結構之實施 態樣。 鲁 第4B圖係為本發明另一種I2C/SPI主控介面電路結構之實施態 樣。 第5圖係為本發明之一種I2C/SPI匯流排結構與受控裝置之系 統實施態樣。 第6A圖係為本發明之一種I2C主控模組致能時，I2C/SPI主控 介面電路結構内部時脈時序實施例圖。 第6B圖係為本發明之一種I2C主控模組致能時，I2C/SPI主控鲁 介面電路結構外部時脈時序實施例圖。 第7A圖係為本發明之一種SPI主控模組致能時，I2C/SPI主控 介面電路結構内部時脈時序實施例圖。 第7B圖係為本發明之一種SPI主控模組致能時，I2C/SPI主控 介面電路結構外部時脈時序實施例圖。
【主要元件符號說明】 10.......................................I2C主控模組 14 201123723 11............................ 12............................ 20............................ 21............................ 22............................ 23 ............................ 24 ............................ 30、3(T、100、100, 40............................ 50............................ 60............................ 70............................ 80............................ 81a、81b."81c........ 82a、82b..·82c........ φ 101.......................... 102.......................... 103.......................... 200.......................... I2C—clock................. I2C_data.................. SPI_clock................ SPI_dido.................. SPI cs.................... I2C時脈埠 I2c資料埠 SPI主控模組 SPI時脈埠 SPI資料輸入埠 SPI資料輸出埠 SPI晶片致能埠 I2C/SPI主控介面電路結構 I2C/SPI選擇單元 第一傳輸線 第二傳輸線 第三傳輸線 I2C/SPI受控裝置 I2c受控裝置 SPI受控裝置 I2C時脈/SPI晶片致能輸出/入端 I2C/SPI資料輸出/入端 SPI時脈輸出端 I2C/SPI匯流排結構 I2C時脈訊號 I2C資料訊號 SPI時脈訊號 SPI資料輸入/輸出訊號 SH晶片致能訊號 15

Claims (1)

  1. 201123723 七、申請專利範圍： 2 1. 一種I C/SPI主控介面電路結構，其包括： 主控模組，其至少具有一 i2c時脈埠及一 pc資料 埠；以及 一 SPI主控模組，其至少具有一 SF[時脈埠、一 spi資料 輸入埠、一 SPI資料輸出埠及一 sn晶片致能埠； 其中2該I2C時脈埠触SPI晶片絲埠電性連接後形成— I2C時脈/SPI晶片致能輸出/入端；該Pc資料埠與該SPI T料輸入埠及該SPI資料輸出埠電性連接後形成一 • SPI資料輸出/入端；該SPI時脈峰形成—SPI時脈 輸出端；又該I2C主控模組及該SPI主控模組係被二選 一的致能以進行工作。 2. 3. 主控介面電路結構， 二選一的致能該I2C 如申请專利範圍第1項所述之I2C/SPI 其進一步具有一 I2C/SPI選擇單元，以 主控模組或該SPI主控模組。 2 種/ C/SPI主控介面積體電路結構，其包括： l2c主控模組，其至少具有_此時脈淳及—i2c資料 一一入ί控模組’其至少具有一 SPI時脈埠一 spi資米 其中輸 =SPIf料輸出蜂及一 SPI晶片致能缚； 、電路中主控2模組及該SPI主控模組係整合於同一積f C時脈埠與該SPI晶片致能崞電性連_ ^成一 I C時脈/SPI晶片致能輸出/入端；該12 與該阳資料輸入埠及該SPI資料輸出埠電性連接後开 201123723 成一 I2C/SPI資料輸出/入端；該sn時脈埠形成一 spI 時脈輸出端；又該主控模組及該SPI主控模組係被 二選一的致能以進行工作。 4. 如申請專利範圍第3項所述之⑽肥主控介面積體電路結 ，’其進-步具有一 l2c/spiii擇單元，以二選一的致能該 I C主控模、纟且或該spi主控模組。 5. —種I2C/SH匯流排結構，其係應用於一 fc/sH主控介面 電路7積體電路結構中，以進行-第-傳輸狀態及一第二傳 輸狀態，其包括： 第傳輸線，用以雙向傳輸一 I2C時脈訊號/一 SPI晶片 致能訊號； 一第二傳輸線’用以雙向傳輸一 I2c資料訊號/ 一 SPI資料 輸入輸出訊號；以及 第二傳輸線’用以由主控端對受控端單向傳輸-SPI時 脈訊號； 籲&巾於該第-傳輸狀態時，該第—傳輸線及該第二傳輸線 用以分別傳送該I2c時脈訊號及該此 資料訊號，又於 =第二傳輸狀態時，該第—傳輸線 、該第二傳輸線及該 =傳輪線用以分別傳送該SPI晶片致能訊號、該SPI 貝料輸入輪出訊號及該SPI時脈訊號。 17
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