JPH10301681A - インタフェース装置およびその制御方法、ならびに情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートアレイの出力ピン数を削減することに
より、システムの多ビット化に伴うパッケージの物理的
制約に対処すると共に、信号処理の効率化を図ることが
可能なインタフェース装置およびその制御方法、ならび
に情報処理装置に関する。 【解決手段】 ゲートアレイ１０１においてクロック出
力手段１３０により高速用、低速用の独立したクロック
を作成し出力すると共に、シリアルデータ出力手段１２
０によりステータスデータをシリアルデータに変換し、
この変換後のシリアルデータをシリアルパラレル変換手
段１２０を用いて高速用クロックと低速用クロックとの
２つに分割して処理することにより、シリアルデータを
パラレルデータに変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インタフェース装
置およびその制御方法に関し、さらには、セントロニク
スインタフェースを用いた場合の出力信号制御を行うプ
リンタ等の情報処理装置に関する。

【０００２】

【従来の技術】図５は、従来のセントロニクスインタフ
ェースの構成例を示す。

【０００３】プリンタＰは、セントロニクスインタフェ
ースを用いてホストコンピュータＨと接続され、データ
転送を行っている。この場合、プリンタＰの出力信号
は、システムのハードウエア部を構成するゲートアレイ
３０１の出力信号をコネクタ３０２からケーブル３０３
を介して、ホストコンピュータＨに伝送される。

【０００４】このプリンタＰ側において、３００はメイ
ンコントローラ基板であり、ゲートアレイ３０１が実装
されている。このゲートアレイ３０１はセントロニクス
インタフェースの出力信号をパラメータ状態で直接出力
する。そして、ゲートアレイ３０１内部の回路が各出力
信号を独立して操作することによって、ホストコンピュ
ータＨとの間でハンドシェイク、ステータス通知を行
う。すなわち、ゲートアレイ３０１から出力される各出
力信号は、コネクタ３０２、ケーブル３０３を通じて、
ホストコンピュータＨに信号の状態を出力することによ
って、プリンタＰ側の状態を通知する。このように、各
出力信号は、セントロニクスインタフェース回路が内蔵
されているゲートアレイ３０１からパラレルで出力され
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来において、セントロニクスインタフェースはパラレル
出力であり、出力信号である制御信号の数がシリアルイ
ンタフェースと比較して多いため、ゲートアレイ３０１
の入出力ピンが全体に占める割合が高くなる。近年、特
に、システムのＣＰＵ，ＲＡＭ，ＲＯＭのデータバス、
アドレスバスの多ビット化（例えば１６ｂｉｔ→３２ｂ
ｉｔ）に伴い、ゲートアレイ３０１のパッケージの入出
力ピンの数を多くとることが必要となってきたが、パッ
ケージの物理的制約のため入出力ピンの数を削減するこ
とが課題となっている。

【０００６】そこで、ゲートアレイ３０１の出力ピンに
おいて、シリアル化することによってピン数を減らし、
ゲートアレイ３０１の外部に設けた回路においてパラレ
ル変換することによって、セントロニクスインタフェー
スの制御信号を出力することが考えられる。

【０００７】しかしながら、セントロニクスインタフェ
ースの制御信号数は多いために、単にシリアル化してパ
ラレル変換する構成にしたのでは、シリアルパラレル変
換の処理に時間がかかり、ホストコンピュータＨに対し
て高速な応答が期待できない。

【０００８】言い替えると、図５に示す出力信号すなわ
ち制御信号の中には、ホストコンピュータとの間で高速
応答が必要な信号（例えば、ＢＵＳＹ，ＡＣＫ信号）
や、低速応答でもかまわない信号（例えば、Ｅｒｒｏ
ｒ，Ｆａｕｌｔ信号）があるが、それらの信号を使い分
けておらず、このため高速な処理、ひいてはゲートアレ
イの入出力ピンの数を削減することができず、システム
の多ビット化に伴うパッケージの物理的制約に対処する
ことができない。

【０００９】そこで、本発明の目的は、セントロニクス
インタフェースの出力信号を、高速応答が必要な信号
（ハンドシェイク信号）と、低速応答でかまわない信号
（ステータス信号）とに大別して処理することによっ
て、ゲートアレイの出力ピン数を削減し、システムの多
ビット化に伴うパッケージの物理的制約に対処すると共
に、信号処理の効率化を図ることが可能なインタフェー
ス装置およびその制御方法、ならびに情報処理装置を提
供することにある。

【００１０】

【課題を解決するための手段】本発明は、マスター側の
装置との間で信号のやりとりを行うスレーブ側の装置に
おけるインタフェース装置であって、インタフェース出
力制御部に設けられ、制御信号をシリアルデータに変換
して出力するシリアルデータ出力手段と、複数本のクロ
ックを作成して出力するクロック出力手段と、外部接続
部に設けられ、前記インタフェース出力制御部から出力
された前記シリアルデータおよび前記複数本のクロック
が入力され、各クロック毎の複数系統に分割して処理を
行うことによってシリアルデータをパラレルデータに変
換するシリアルパラレル変換手段とを具えることによっ
て、インタフェース装置を構成する。

【００１１】ここで、前記シリアルパラレル変換手段
は、シリアルデータをパラレルデータに高速処理によっ
て変換する高速変換手段と、シリアルデータをパラレル
データに低速処理によって変換する低速変換手段とを含
んでもよい。前記高速変換手段は、前記低速変換手段よ
りもパラレルデータに変換するビット数を少なくして構
成する。

【００１２】前記シリアルデータ出力手段は、１系統の
シリアルデータを、前記高速変換手段および前記低速変
換手段に共用したデータとして送出したり、また、複数
系統のシリアルデータを、前記高速変換手段と前記低速
変換手段に各々独立して送出することができる。

【００１３】また、本発明は、マスター側の装置との間
で信号のやりとりを行うスレーブ側の装置におけるイン
タフェースの制御方法であって、インタフェース出力制
御部において、制御信号をシリアルデータに変換して出
力すると共に、複数本のクロックを作成して出力し、外
部接続部において、前記インタフェース出力制御部から
出力された前記シリアルデータおよび前記複数本のクロ
ックが入力され、各クロック毎の複数系統に分割して処
理を行うことによってシリアルデータをパラレルデータ
に変換することができる。

【００１４】ここで、前記シリアルデータをパラレルデ
ータに変換する際、高速処理によって変換すると共に、
低速処理によって変換することができる。

【００１５】前記高速処理による変換は、前記低速処理
による変換よりもパラレルデータに変換するビット数を
少なくすることができる。

【００１６】前記インタフェース出力制御部から出力さ
れた１系統のシリアルデータは、前記外部接続部内の前
記高速変換手段および前記低速変換手段に共用したデー
タとして入力することができる。また、前記インタフェ
ース出力制御部から出力された複数系統のシリアルデー
タは、前記外部接続部内の前記高速変換手段と前記低速
変換手段に各々独立して入力することができる。

【００１７】前記インタフェース出力制御部を、セント
ロニクスインタフェースの中に組み込んで構成すること
ができる。

【００１８】また、本発明は、ホストコンピュータとの
間でインタフェースを介して信号のやりとりを行うプリ
ンタであって、前記インタフェースとして、上述した本
発明に係るインタフェース装置を用い、当該インタフェ
ースにより作成された制御信号を前記ホストコンピュー
タに送出することによって、情報処理装置を構成するこ
とができる。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００２０】本発明の第１の実施の形態を、図１〜図３
に基づいて説明する。

【００２１】図１は、ホストコンピュータＨと接続され
た情報処理装置（以下、ここではプリンタＰとする）の
セントロニクスインタフェースの構成例を示す。なお、
本例では、プリンタＰ内のセントロニクスインタフェー
スの構成の内、出力側の構成のみを示し、従来と同様な
入力側の構成に関しては省略する。

【００２２】１００はメインコントローラ基板であり、
メモリ（ＲＯＭ，ＲＡＭ）を含むマイクロプロセッサシ
ステムで構成されるプリンタＰの処理を司る。このメイ
ンコントローラ基板１００には、セントロニクスインタ
フェースの信号処理を行うゲートアレイ１０１が実装さ
れる。このゲートアレイ１０１には、制御信号（ＢＵＳ
Ｙ，ＡＣＫ，Ｓｅｌｅｃｔ…の信号）をシリアルデータ
にして出力するシリアルデータ出力手段１２０と、高速
用および低速用のクロックを発生させるクロック出力手
段１３０とが設けられている。

【００２３】２００はコネクタ基板である。このコネク
タ基板２００には、セントロニクスインタフェースのホ
ストコンピュータＨと接続するためのコネクタ２０４が
実装され、また、ゲートアレイ１０１が出力するシリア
ル化された制御信号（セントロニクス出力信号）のシリ
アルパラレル変換を行う回路２１０が実装されている。

【００２４】高速用シフトレジスタ２０１は、シフトレ
ジスタであり、セントロニクスインタフェースのハンド
シェイク信号（ＢＵＳＹ，ＡＣＫ信号等）を保持するも
のである。そして、ゲートアレイ１０１から出力される
制御信号（シリアルデータ）は、高速用シフトクロック
（クロック信号）が入力されることによって、シリアル
パラレル変換が行なわれ、高速用シフトレジスタ２０１
にセントロニクスインタフェースのハンドシェイク信号
が保持される。

【００２５】また、低速用シフトレジスタ２０２は、シ
フトレジスタであり、セントロニクスインタフェースの
ステータス信号（Ｅｒｒｏｒ，Ｓｅｌｅｃｔ信号等）を
保持するものである。そして、ゲートアレイ１０１から
出力される制御信号（シリアルデータ）は、低速用シフ
トクロック（クロック信号）が入力されることによっ
て、シリアルパラレル変換が行なわれ、低速用シフトレ
ジスタ２０２にセントロニクスインタフェースのステー
タス信号が保持される。

【００２６】なお、本発明におけるシフトクロックやシ
フトレジスタ２０１，２０２に用いられる高速用および
低速用の意味は、シフトレジスタ２０１，２０２におけ
るシリアルパラレル変換処理の段階で、ビット数の少な
い（Ｑ０，Ｑ１の２ビット）処理がビット数の多い（Ｑ
２〜Ｑ８の７ビット）処理よりもパラレル変換に係る時
間が短いことに基づくものである。従って、ここでは、
クロックの速さの違いによってパラレル変換がなされる
のではなく、パラレル変換するビット数の違いによっ
て、高速用のレジスタとなったり低速用のレジスタとな
ったりする。

【００２７】図２は、本例のセントロニクスインタフェ
ースの制御出力のシリアルパラレル変換処理の１例を示
す。

【００２８】高速用シフトクロックは、ゲートアレイ１
０１により出力され、高速用シフトレジスタ２０１のク
ロック入力端子（ＣＬＫ）に入力される。低速用シフト
クロックは、ゲートアレイ１０１により出力され、低速
用シフトレジスタ２０２のクロック入力端子（ＣＬＫ）
に入力される。ゲートアレイ１０１から出力される制御
信号のデータは、高速用シフトレジスタ２０１、低速用
シフトレジスタ２０２に共通のシリアルデータであり、
この制御信号（セントロニクスインタフェース出力信
号）の値はシリアルで出力される。この制御信号の値
は、シフトクロックにより順次シフトレジスタ２０１，
２０２に保持される。ゲートアレイ１０１から出力され
るセットパルスは、ラッチ２０３の制御信号である。こ
のセットパルスにより、入力端子に入力された値Ｄ０〜
Ｄ８を、ラッチ内部に保持して出力する。

【００２９】ここで、Ｑ０，Ｑ１は高速用シフトレジス
タ２０１が、Ｑ２〜Ｑ８は低速用シフトレジスタ２０２
がそれぞれ保持、出力する値である。また、Ｚ０〜Ｚ８
は、ラッチ２０３が保持、出力する値である。このラッ
チ２０３から出力された制御信号が、コネクタ２０４、
ケーブル２０５を通じてホストコンピュータＨ側に出力
される。

【００３０】ここで、図２のタイミングチャートについ
て説明する。

【００３１】本タイミングチャートは、ラッチ２０３の
出力する制御信号Ｚ０〜Ｚ８がすべて０の値を初期値と
して保持している状態から、保持する値をすべて１に変
更するまでの処理の流れを示す。

【００３２】初期時において、Ｑ０〜Ｑ８はすべて、保
持する値が０である。Ｚ０〜Ｚ８はすべて、保持する値
が０である。

【００３３】タイミングｔ５０１において、信号データ
の値を０から１にする。そして、全てのセントロニクス
出力信号を１に変更するため、そのまま１を出力し続け
る。

【００３４】シフトレジスタは、クロック入力毎にシリ
アルデータを保持する。すなわち、高速用シフトレジス
タ２０１においては、Ｑ０→Ｑ１，シリアルデータ入力
→Ｑ０の各保持する値の移動がクロック入力の立ち上が
り毎に行われる。

【００３５】低速用シフトレジスタ２０２においては、
Ｑ７→Ｑ８，Ｑ６→Ｑ７，Ｑ５→Ｑ６，Ｑ４→Ｑ５，Ｑ
３→Ｑ４，Ｑ２→Ｑ３，シリアルデータ入力→Ｑ２の各
保持する値の移動がクロック入力の立ち上がり毎に行わ
れる。

【００３６】タイミングｔ５０２，ｔ５０３において、
高速用シフトレジスタ２０１のクロックパルスの立ち上
がりでは、順次信号データの値が、高速用シフトレジス
タ２０１に保持される。そして、Ｑ０，Ｑ１の値がセッ
トされる。

【００３７】タイミングｔ５０４〜ｔ５１０において、
低速用シフトレジスタ２０２のクロックパルスの立ち上
がりでは、順次信号データの値が、低速用シフトレジス
タ２０２に保持される。そして、Ｑ２〜Ｑ８の値がセッ
トされる。

【００３８】タイミングｔ５１１ではセットパルス信号
が１になる。このタイミングで、ラッチ２０３はＤ０〜
Ｄ８に入力する値を内部に保持し、Ｚ０〜Ｚ８に出力す
る。Ｚ０〜Ｚ８の値は一斉に０から１に変化する。

【００３９】このようにして、セントロニクスインタフ
ェースの出力信号の値を操作することが可能である。以
上の処理が、ゲートアレイ１０１のシリアル出力がパラ
レル変換され、ケーブル２０５に出力される信号を操作
するまでの処理である。

【００４０】本例では、シリアルパラレル変換を行うシ
フトレジスタへのシフトクロックを２系統（ただし、こ
の２系統に限るものではない）備えているため、ハンド
シェイク信号用である高速応答用のシフトレジスタ２０
１と、ステータス信号用である低速応答用のシフトレジ
スタ２０２を独立して操作することが可能である。

【００４１】図３は、本例の処理の一例を示すものであ
り、高速処理用のハンドシェイク信号を操作する処理を
示す。

【００４２】セントロニクスインタフェースにおいて、
ＢＵＳＹやｎＡＣＫ信号はデータ転送のハンドシェイク
信号として使用する。このため、ホストコンピュータＨ
との間のデータ転送の効率を上げるために高速な応答を
行う必要がある。

【００４３】本例では、高速応答用の信号は独立したシ
フトクロックにより制御するために、ハンドシェイク時
にはハンドシェイク信号のみをシリアルパラレル変換し
て、低速応答のグループであるステータス信号は操作し
ないように制御することが可能である。このように、高
速応答のグループの出力信号（ＢＵＳＹ，ｎＡＣＫ信号
の制御信号）のみをシリアルパラレル変換することによ
って、ホストコンピュータＨに対する応答を高速で行う
ことができる。

【００４４】図３のタイミングチャートは、Ｚ０の出力
のＢＵＳＹ信号と、Ｚ１の出力のｎＡＣＫ信号を連続し
て制御する処理を示す。

【００４５】タイミングｔ６０１，ｔ６０２では、高速
用シフトクロックの立ち上がりにおいて信号データの値
が順に高速用シフトレジスタ２０１のＱ０，Ｑ１に格納
される。Ｑ０，Ｑ１ともに保持する値は０から１に変化
する。

【００４６】タイミングｔ６０３では、セットパルス信
号が１になる。このタイミングで、ラッチ２０３はＤ０
〜Ｄ８の入力端子に入力された値を内部に保持し、Ｚ０
〜Ｚ８に出力する。本処理では、低速用シフトレジスタ
２０２の保持する値は操作していないので変化しない。
ラッチ２０３のＤ０，Ｄ１入力は０から１に変化してい
るので、Ｚ０，Ｚ１出力は０から１に変化する。すなわ
ち、ＢＵＳＹ（Ｚ０）は０から１に変化し、ｎＡＣＫ
（Ｚ１）は０から１に変化する。

【００４７】タイミングｔ６０４，ｔ６０５では、高速
用シフトクロックのクロックの立ち上がりにおいて信号
データの値が順に高速用シフトレジスタ２０１のＱ０，
Ｑ１に格納される。Ｑ０は保持する値が、１→０→１
に、Ｑ１は保持する値が、１→０に各々変化する。

【００４８】タイミングｔ６０６では、セットパルス信
号が１になる。このタイミングで、ラッチ２０３はＤ０
〜Ｄ８に入力する値を内部に保持し、Ｚ０〜Ｚ８に出力
する。本処理では、シフトレジスタ低速用２０２の保持
する値は操作していないので変化しない。ラッチ２０３
の入力は、Ｄ０は１のまま、Ｄ１は０へ各々変化してい
るため、ラッチ２０３は保持する値がＺ０→１，Ｚ１→
０になる。すなわち、ＢＵＳＹ（Ｚ０）は１のままであ
り、ｎＡＣＫ（Ｚ１）は１から０に変化する。

【００４９】以上の処理において、ＢＵＳＹ信号出力を
０から１に、ｎＡＣＫ信号出力を０から１そして０へ各
々制御することが可能である。

【００５０】上述したように、全ての制御信号（セント
ロニクス出力信号）を制御する場合と比較して、高速応
答用のハンドシェイク信号のみを制御することによっ
て、ホストコンピュータＨに対して高速な応答処理を行
うことができる。

【００５１】次に、本発明の第２の実施の形態を、図４
に基づいて説明する。

【００５２】上述した例においては、制御信号のデータ
を高速応答用と、低速応答用で共用していたが、シフト
クロックと同様に独立した信号データを備える構成で
も、同様の処理を行うことができる。

【００５３】図４は、その場合のセントロニクスインタ
フェースの構成例を示す。本例では、ゲートアレイ１０
１の出力するシリアル出力信号が、高速用信号データ、
低速用信号データとで、２系統独立した構成となってい
る。

【００５４】本構成においては、ゲートアレイ１０１の
出力するピン、すなわちメインコントローラ基板１００
とコネクタ基板２００とを接続する信号線の数が１本増
加するが、これによって高速用シフトレジスタ２０１と
低速用シフトレジスタ２０２の制御の並行処理が可能に
なる。

【００５５】

【発明の効果】以上、説明したように、本発明によれ
ば、セントロニクスインタフェースの出力信号をゲート
アレイのピン出力においてはシリアル、外づけ回路でパ
ラレル変換を行う構成のためゲートアレイの出力ピン数
を従来の構成に比較して削減することができる。

【００５６】また、シリアル信号のクロックを複数系統
備えるようにしたので、ゲートアレイのピン出力がシリ
アルとなり、外づけ回路でパラレル変換する構成におい
てもホストコンピュータとのハンドシェイクを高速に行
うことができる。

【００５７】さらに、ゲートアレイのセントロニクスイ
ンタフェースの出力信号を削減したことにより、ゲート
アレイが実装されるメイン基板とセントロニクスインタ
フェースの外部機器接続用のコネクタが実装されるコネ
クタ基板を分離した構成において、両基板を接続するケ
ーブルの信号本数を削減することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態であるセントロニク
スインタフェースの構成例を示すブロック図である。

【図２】セントロニクスインタフェースの出力信号のシ
リアルパラレル変換処理を示すタイミングチャートであ
る。

【図３】ハンドシェイク高速信号を操作する処理例を示
すタイミングチャートである。

【図４】本発明の第２の実施の形態であるセントロニク
スインタフェースの構成例を示すブロック図である。

【図５】従来のセントロニクスインタフェースの構成例
を示すブロック図である。

【符号の説明】

１０１ インタフェース出力制御部 １２０ シリアルデータ出力手段 １３０ クロック出力手段 ２００ 外部接続部 ２０１ 高速変換手段（シリアルパラレル変換手段） ２０２ 低速変換手段（シリアルパラレル変換手段）

Claims (13)

【特許請求の範囲】
1. 【請求項１】 マスター側の装置との間で信号のやりと
   りを行うスレーブ側の装置におけるインタフェース装置
   であって、 インタフェース出力制御部に設けられ、制御信号をシリ
   アルデータに変換して出力するシリアルデータ出力手段
   と、 複数本のクロックを作成して出力するクロック出力手段
   と、 外部接続部に設けられ、前記インタフェース出力制御部
   から出力された前記シリアルデータおよび前記複数本の
   クロックが入力され、各クロック毎の複数系統に分割し
   て処理を行うことによってシリアルデータをパラレルデ
   ータに変換するシリアルパラレル変換手段とを具えたこ
   とを特徴とするインタフェース装置。
2. 【請求項２】 前記シリアルパラレル変換手段は、シリ
   アルデータをパラレルデータに高速処理によって変換す
   る高速変換手段と、シリアルデータをパラレルデータに
   低速処理によって変換する低速変換手段とを含むことを
   特徴とする請求項１記載のインタフェース装置。
3. 【請求項３】 前記高速変換手段は、前記低速変換手段
   よりもパラレルデータに変換するビット数が少ないこと
   を特徴とする請求項２記載のインタフェース装置。
4. 【請求項４】 前記シリアルデータ出力手段は、１系統
   のシリアルデータを、前記高速変換手段および前記低速
   変換手段に共用したデータとして送出することを特徴と
   する請求項２又は３記載のインタフェース装置。
5. 【請求項５】 前記シリアルデータ出力手段は、複数系
   統のシリアルデータを、前記高速変換手段と前記低速変
   換手段に各々独立して送出することを特徴とする請求項
   ２又は３記載のインタフェース装置。
6. 【請求項６】 前記インタフェース出力制御部を、セン
   トロニクスインタフェースの中に組み込んだことを特徴
   とする請求項１ないし５のいずれかに記載のインタフェ
   ース装置。
7. 【請求項７】 マスター側の装置との間で信号のやりと
   りを行うスレーブ側の装置におけるインタフェースの制
   御方法であって、 インタフェース出力制御部において、制御信号をシリア
   ルデータに変換して出力すると共に、複数本のクロック
   を作成して出力し、 外部接続部において、前記インタフェース出力制御部か
   ら出力された前記シリアルデータおよび前記複数本のク
   ロックが入力され、各クロック毎の複数系統に分割して
   処理を行うことによってシリアルデータをパラレルデー
   タに変換することを特徴とするインタフェースの制御方
   法。
8. 【請求項８】 前記シリアルデータをパラレルデータに
   変換する際、高速処理によって変換すると共に、低速処
   理によって変換することを特徴とする請求項７記載のイ
   ンタフェースの制御方法。
9. 【請求項９】 前記高速処理による変換は、前記低速処
   理による変換よりもパラレルデータに変換するビット数
   が少ないことを特徴とする請求項８記載のインタフェー
   スの制御方法。
10. 【請求項１０】 前記インタフェース出力制御部から出
    力された１系統のシリアルデータは、前記外部接続部内
    の前記高速変換手段および前記低速変換手段に共用した
    データとして入力されることを特徴とする請求項８又は
    ９記載のインタフェースの制御方法。
11. 【請求項１１】 前記インタフェース出力制御部から出
    力された複数系統のシリアルデータは、前記外部接続部
    内の前記高速変換手段と前記低速変換手段に各々独立し
    て入力されることを特徴とする請求項８又は９記載のイ
    ンタフェースの制御方法。
12. 【請求項１２】 前記インタフェース出力制御部を、セ
    ントロニクスインタフェースの中に組み込んだことを特
    徴とする請求項７ないし１１のいずれかに記載のインタ
    フェースの制御方法。
13. 【請求項１３】 ホストコンピュータとの間でインタフ
    ェースを介して信号のやりとりを行うプリンタであっ
    て、 前記インタフェースとして、請求項１ないし６のいずれ
    かに記載のインタフェース装置を用い、 当該インタフェースにより作成された制御信号を前記ホ
    ストコンピュータに送出することを特徴とする情報処理
    装置。