TW201220455A - Semiconductor device - Google Patents

Description

201220455γ 六、發明說明： 【發明所屬之技術領域】 本發明係有關於-種半導體裝置，制是有關—種在 上，片構裝的半導體纟置中依據切割線限制積體電路的導線 延伸以降低或避免沖裁機台導線殘留的半導體裝置。 、、’ 【先前技術】 半導體裝置，例如各種構裝的半導體積體電路，已 代資訊社會最重要的硬體基礎。 祝 ，各種半賴裝置巾’有—麵的轉體裝置是將積體電 路形成於「可撓性的基紅，例如，轉上晶# (CQF，如 film或chip on flex)構裝或是卷帶載體構褒（TCp，蛛c package)料導雜·是好個晶料裝在_可撓性的膠 卷或卷帶基底上，以分別形成各積體電路。配合各積體電路^ 巧片，會有導線形成於基底的導體層中；#晶片被職在基 ^時片會搞接至這些導線，以經由這些導線搞接其他外 電路。這類型的半導體裝置已被廣泛運用^ 板所使用的驅動積體電路就是形成於可撓性基底&曰曰顯不面 【發明内容】 於性基底的半導體裝置中，由於多個積體電路係形成 下^土^上’故需以沖裁機台將各積體電路分別由基底上 ^裁了來。沖裁機台會依據各積體電路對應的切割行 ^;在已知的可撓性基底半導體裝置中，各積體電路 = 會延伸跨越對應的切割線。不過，經本發明分析發現谁 沖裁時’跨越蝴線的導線會在沖频^上殘料 不同導線錯誤地短路在一起’影響積體電路的正 书運作’降低半導體裝置的良率。 為解決上述問題，本發明的目的之一係提供一種半導體裝 3 201220455 I woe / Ι^ΛίνΙΥ ' ι 置，包括一基底以及一或多個積體電路。各積體電路形成於基 底，每一積體電路包括一晶片與複數個導電的導線，設於基^ 的一預設範圍内；此預設範圍的邊界即切割線。在各積體^路 中，母一導線由晶片朝向預設範圍的邊界延伸，延伸至預設範 圍内的打線區域’並與邊界間隔一預設距離。 ° 在本發明另一實施例中’每一積體電路更對應複數個延伸 區段與外侧區段。各外側區段設於預設範圍之外，經由跨越邊 界的延伸區段福接至導線。各延伸區段的寬度小於導線的寬 Λ為讓本發明之上述和其他目的、特徵和優點能更明顯易 懂’下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 請參考第1圖，其所示意的是一傳統的膠卷上晶片構裝之 半導體裝置10。半導體裝置1〇有複數個積體電路12形成於 一可撓性的基底14上，各積體電路12的範圍由一對應的切割 線18所定義。各個積體電路12内具有一晶片16與複數個導 線L0;各導線L0形成於基底η的導體層（如一銅導體層）， 由晶片16向外延伸，使晶片16得以經由各導線1〇耦接^其 他外界電路。如第1圖所示，在傳辭導職置⑴的各積^ 電路12中’導線L0會跨越切割線18而延伸至切割線18之外。 §要將各積體電路12由基底14上分離出來時，半導體參 置10會被放置於沖裁機台11上，沖裁機台„的沖裁頭13 沿著切割線18將各積體電路12由基底14切割下來。不過， 就如第1圖所示，由於導線L0延伸至切割線18之外，故在沖 裁時，沖裁頭13會連導線L0-併切割，而導線[〇 質就會殘留在沖裁機台11上。此導電物質殘留會 =2 ;當殘留物質充塞在兩導線之間時，會將原本應=的 兩導線錯誤地短路在一起，使積體電路12益法正常運作。 為克服半導體裝置10容易造成殘留的^，本發明提供 201220455 一種具有較佳導線配置的半導體裝置。請參考第2圖，其 意的即是依據本發明一實施例的半導體裝置2〇。半導^不 20可以是-膠卷上晶片構裝的半導體裝置，献__卷= 構裝的半導體裝置。半導體裝置2〇具有複數個積體電略體 形成於一基底24上；基底24可以是一可撓性的基底，聊 卷基底或卷帶基底。 I >

半導體裝置20的各積體電路22中設有一晶片26及 個導線L1。晶片26設於基底24的一預設範圍30内；預於r 圍30由一邊界28環繞，此邊界28可以是沖裁的切割線 導線L1設於預設範圍30内，每一導線L1耦接晶片26 (例如 說是耦接至晶片26的接墊），並由晶片26朝向邊界28延伸， 使晶片26得以經由各導線以耦接至其他外界電路(例如其他 的aa片、積體電路及/或電路板等等），與外界電路交換訊號 料’並取得運作所需的電力。 不過，如第2圖所示，在本發明中，各導線L1會與邊界 28間隔一預設距離d，不會和邊界28接觸。各導線u可以形 成於基底24的導體層（例如一銅導體層），並由晶片％向外 延伸至一打線區域R ;各導線Li即是在此打線區域r中以附 加的導電結構（如異方性導電膠，aniSQtiOpie eGnc|uetive fiim， ACF)。輕接其他外界電路。由於導線L1與邊界間隔距離d， 打線區域R也會位在預設範圍3G内，與邊界28間隔距離d。 由於積體電路22的各導線L1並未接觸或跨越邊界28， 虽積體電路22由基底24被沖裁下來時，各導線L1不會與沖 裁機台的沖裁頭接觸，也就不會將導電物質殘留於沖裁機台 這樣Γ來，不僅能避免導線殘留對積體電路22的影響， 月b降低冲裁加工的時間與成本，因為不需要頻繁地清除沖裁 機台上的殘留。 明參考第3圖’其所示意的是依據本發明另一實施例的半 導體裝置3G。触轉體裝置2〇，半導體裝置3〇亦<以是-膠卷上晶片構裝的半導體裝置。半導體裝置30具有複數個積 201220455

I W05/IKAMY 體電路32，形成於一基底34上’例如一可撓性的膠卷基底。 半導體裝置30的各積體電路32中設有一晶片36及複數 個導線L2a與L2b，邊界38定義出積體電路32所在的範圍 ，邊界38可以是沖裁的切割線。晶片36與各導線L2a與 L2b設於範圍40内，各導線L2a與L2b耦接晶片36，並由晶 片36朝向邊界38延伸至打線區域R，使晶片％得以經由各 導線L2a與L2b耦接至其他外界電路，像是其他晶片、積體 電路及/或電路板等等，以便與外界電路交換訊號資料，並取 得運作所需的電力。 類似第2圖實施例，在本發明半導體裝置3〇的各個積體 電路32中’各導線L2a與L2b會與邊界38間隔一預設距離d， 不會接觸邊界38。另外，對應各積體電路32，基底34上還可 形成複數個延伸區段TC與外側區段TP。各外側區段τρ設置 在範圍40之外，與邊界38間隔一預設距離d，；距離d’與d 可以相等或不相等。各延伸區段TC則跨越邊界38，其兩端分 別位於邊界38的相異兩側，一端耦接至一導線L2a，另一端 耦接一外側區段TP ;例如說，各個外側區段TP、延伸區段 TC與導線L2a可以形成於基底34的同一導體層。如此，各外 側區段TP便可經由延伸區段TC的橋接而耦接至一對應的導 線L2a，使晶片36也可經由各外側區段TP耦接至其他外界電 路0 例如說’外側區段TP上可設置測試接墊（test pad);在 半導體裝置30出廠前而各積體電路32尚未被沖裁分離時，測 試機台可經由探針耦接各積體電路32所對應的外側區段TP， 以和積體電路32中的晶片36交換資料訊號，藉此測試積體電 路32的功能是否正常。完成測試後，積體電路32會沿著邊界 38被沖裁下來，而在邊界38之外的外側區段TP與部份的延 伸區段TP也就會被切離至積體電路32之外。 如第3圖所示，為了減少沖裁機台的導電物質殘留，延伸 區段TC的寬度（也就是沿邊界38的截面尺寸）wl可以小於 201220455γ 導線L2a的寬度W2 ’亦可小於外側區段ΤΡ的寬度^。當沖 裁機台沿著邊界38將積體電路32由基底34切離時，由於沖 裁機台只會切過較窄的延伸區段TC，如此便可盡量減少沖裁 機台上的導電物質殘留。 在第3圖實施例中，可經由各積體電路32對應的外侧區 •k TP進行測試。在第2圖實施例中，則可經由各積體電路 的導線L1進行測試；也就是說，測試機台的探針可耦接至各 導線L1，和積體電路22中的晶片26交換訊號資料以測試 積體電路22的功能。 請參考第4圖’其所顯示的是積體電路12、22與32 (請 併f考第1圖至第3圖）在邊界附近的結構示意圖。如第4 圖所示’積體電路12❸導線L0在其邊界（切割線）的截面尺 寸最大，代表其會在沖裁機台上留下最多的殘留導電物質。相 較之下’在本發明積體電路32中，由於只有較麵延伸區段 H會延伸至邊界，故積體電路32沿邊界的導電物質截面尺寸 就會被縮減，可有效減少沖裁機台上的殘留。更進一 ^月積體電路22中的各導線L1冑不會延伸至邊界，可 裁機台的導電物質殘留。 避充f 總結來說，相較於習知技術，本發明可有

2==質:留，不僅可防範導電物== 體電路紐路錯誤，也可增進沖裁加工的效率。 雖然本發明已啸佳實酬揭露如上，财 本發明’任何熟習此技藝者，在不脫離本 内，當可作些許之更動與_，因此本發明 附之申請專纖_界定者鱗。a之财域當視後 【圖式簡單說明】 第1圖示意一個基於可撓性基底的半導體裝置。 第2圖與第3圖示意本發明的不同實施例。 第4圖比較第1圖至第3圖的實施例。 201220455

I νν〇δ / 丨 rAlVlY 【主要元件符號說明】 10、20、30 半導體裝置 11沖裁機台 12、22、32積體電路 13沖裁頭 14、24、34 基底 16、26、36 晶片 18 切割線 28、38 邊界 30、40範圍 L0、U、L2a-L2b 導線 d、d’距離 R打線區域 wl-w3 寬度

Claims (1)

1. 2012204551X 七、申請專利範圍： 1. 一種半導體裝置，包含 一基底；以及 至少一積體電路，形成於該基底，每一積體電路包含·· 一晶片’設於該基底的一預設範圍内；該預設範圍具有一邊界； 以及 複數個導線，設於該預設範圍内，每一該導線由該晶片向該邊 界延伸’並與該邊界間隔一預設距離。 2. 如申請專利範圍第1項的半導體裝置，其中’在每一該積體 電路中，該些導線係由該晶片延伸至一打線區域（b〇nding 籲 area) ’而該打線區域係位於該預設範圍中，且與該邊界間隔該 預設距離。 3·如申請專利範圍第1項的半導體裝置，更包含： 複數個延伸區段，對應於各該積體電路；各該延伸區段於該對 應積體電路中跨越該邊界並耦接該些導線的其中之一，且各該 延伸區段的寬度小於各該導線的寬度。 4. 如申請專利範圍第3項的半導體裝置，更包含： 複數個外側區段’對應於各該積體電路；各該外侧區段設於該 對應積體電路的該預設範圍之外，各該外側區段耦接該些延伸 A 區段的其中之一。 攀 . 5. 如申請專利範圍第4項的半導體裝置，其中，該些導線、該 些延伸區段與該些外側區段係設於同一導體層。 6. 如申請專利範圍第丨項的半導體裝置，其中該基底係一膠卷 基底（filmbase)。 7. 如申請專利範圍第1項的半導體裝置，其中，各該積體電路 的該邊界係一沖裁的切割線（cutline)。