TW201225215A - Method of manufacturing trench power semiconductor device - Google Patents

Description

201225215 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種製作溝渠式功率半導體元件的方法，尤指一 種製作具有低閘極電容之溝渠式功率半導體元件的方法。 【先前技術】 功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field

Effect Transistor，簡稱power MOSFET)是一種可以廣泛使用在類比 電路與數位電路的場效電晶體，由於具有低導通電阻及高切換速度 的優點’功率金氧半場效電晶體已成為高頻低壓功率元件的主流。 目前常見制於f耻敵、電祕應n、汽車電打n统、電 池系統、魏安定減軌設備上，主要的魏為功轉換⑻ Conversion) ^ (Switch) > 護(Protection)以及整流(Rectify)等。 201225215 十於習知的溝渠式功率金氧半場效電晶體之結構甲，當需提高元 ^度以_、元件面_及提升單位面積可提供之電流時，問極溝 渠的寬度必須隨之縮小’造成間極與沒極之間的電容量(Cgd)變大， =極的歧電速㈣慢㈣彡響元件的魏。餅低溝渠式功率金 的=晶體?問極與沒極之間的電容量，可藉由增加溝渠底部 =〃、層的厚絲達成。然*，於習知的溝渠式 ，_部鳴靖細時也會使^ 而無去二4溝渠式功率金氧半場效電晶體元件的起始賴升高，因 無法同時兼顧低起料壓與高頻率操作的需求。 【發明内容】 本七明之目的之—在於提供—種製作溝渠式 方法，可解決習知技術無法兼顧低起始電壓與高頻率操作==的 方法為=二本發明提供一種製作溝渠式功率半導體元件之 上述方法包括下列步驟：首先 之 :刻方式於該半導體基底中形成複數個溝渠：：接:’ 顧製程，以於該等溝渠之該等側壁植入至少—離子厂離子 陶製程，對該等溝渠之該等底部 秋後= =的该介電層厚度大於各該溝渠之 ^之讀 201225215 式功率半導體元件之閘極電極。 本發明利用於溝渠内進行離子佈植製程後，對溝渠底部進 =降低_之底部及賴之底部與_交界處麵子植入影響所 :的雜不均勻現象，使得後續閘極介電層生長時能維;良 電六因時增加溝渠底部之_介電層厚度以降低閘極 電令。因此本發明之低閘極電容溝渠式功率半導體元件可用於 式功率金氧半場效電晶體並兼顧低起始電壓與高頻率操作的需求Γ 【實施方式】 請參考第1圖至第9圖。第1圖 溝渠式功率轉觀件之方料f第9圖繪不了本發明的製作 !圖所-坦 實施例的示意圖。首先如第 -不’提供-料體基底1G，在本實施例中，半導體美底1〇 導體材質所構成之單層或複合層的半導體紐^例如 土底10可包括-η型摻雜之半導體晶圓1〇1，以及一蟲日居 =，==輕摻嶋層，但概為限。接_丨 牵化石表面形成一圖案化硬遮罩層11，隨後再利用圖 案匕更遮罩層U當作#刻硬遮罩來對半導體基底ig進行一触刻製 ::渠:。非等向性罐程，以在半導體基底1〇 _形成複數個 ^如第2騎示，進行—離子佈植製程13，以於半導體基底 内之各溝渠12 _壁分別植入至少—讎子。在本實施例中， 201225215 此離子佈植製程13係以降低各溝渠12的底部及各溝渠12的底部與 側壁交界處觀人離子的程度及可紐為前提所加以·者，例如 其可為一斜向(tilt)離子佈植製程，但不以此為限。而且，此離子佈 植製程13所植入之離子可為氮離子等不影響元件電性的離子類 型’但本發明亦不以此為限。接續可依產品需求或依元件特性考量 另選擇性進行—離子佈植餘，用來植人導電摻質以機此溝渠式 功率半導體元件的間值電壓_沾〇1(1她哪，雜）。啊在本實 ·,例中，’冓渠的深寬比、圖案化硬遮罩層u的厚度與斜向離子佈植 製私的角度均亦為重要製_整參數，較佳者不讓各溝渠12的底部 及各溝渠12的底部無敍界處抛人軒，此外，时形成溝渠 12的圖案化硬鮮層u並不在溝渠12形成之後直接被移除，圖案 化硬遮罩層11還被_於後續離子佈植製程及後續進行其他敍刻 製程時對半導體基底1〇的表面形成保護作用，以降低半導體基底 1〇的表面被植入離子的程度及可能性。 土 _ _ 如第3圖所示，在離子佈植製程13之後，於半導體基底1〇上 全面形成-保護層14。在本實施例中，保護層14係利用—化 相沉積(CVD)製程所形成，但本發明並不以此為限。 如第4圖所示，在保護層14形成後，隨即進行—敍刻製 除各溝渠12内之底部的保護層14，以於各溝渠12的側壁分別 -側壁子(spacer's。在本實施例中，該触刻製程可 乾蚀刻製程。 ㉟非·#向性 201225215 溝渠子後’如第5騎示’本1找實_會再對 之底。P進仃一溝渠底部侧製程，用以移除 體基底10，進而確保各溝渠12之底部的半導 =離子佈植製㈣所植人_子，以避=广= ，渠底部崎㈣，侧壁子戰同時兼具扮演f=丁 之側壁的角辛，，、；士^ + 只昨邊/冓渠12 的離子植人效果不受^渠12之侧壁被離子佈植製程13形成 如第6圖卿，_鹪底部侧縣 =程，側壁子⑽及圖案化硬遮罩層η-/移:： ^中’ _離_製程可為—等向性刻製程，但本 以此為限。同時該__製程對側壁子14 與半導體縣川具有—相概，用崎 程對溝渠12，鶴的料縣底丨㈣ $ 12之侧壁被料崎郎糊料⑽Γ 如第7 _示，之後於溝渠12表面形成—介電層15，其中， ^成^渠12之側壁的介電層15係用做本發明之溝渠式功率半導 八疋件的閘極介電層(GateInsul迦），而且形成於溝渠12之底 ”電層I5厚度大於形成在溝渠u之側壁的介錢1S厚度。在本實 201225215 :中’形成介電層15之步驟較佳係利用一熱氧化製程 為乳峨’但亦不以此為限。此外，值得注意的二 ^之㈣㈣子舰製程13形成的離子植人效果於^^ 刻製程時被側壁子14S所保護，故於形成介電層15時， 側壁會受到先前離子佈植製程13植入之氮離在之 該熱氧化製程時，介電；^ 15於、、^ u 等w成在進行 之側壁上的氧化生成速率相 1S H 底相介電層15的氧化生成速率，而形成介電居 於溝渠12底部厚度較厚的情況。換句話說 " =12之側壁佈植氮離子的方法來增加溝渠…部的介= 的厚度，且同時維持溝渠12之側壁的介電層厚度 層5 Γ可有效達到降低嶋辦導體元件之輯容且:1 其閾值電壓(Vth)的目的。 曰力 如第8圖所示，在形成介電層15之後，於溝渠12内填入一導 電材料，其中鱗電材料係料該溝渠式功率半物元件之問極電 極16。在本實施射，該導電材料係、由-半導體材料，例如多晶 石夕，並藉由-同步(,·_)摻雜方式或離子佈植等方式形成一摻雜半 導體層’然後再藉由-黃絲刻製程(ph〇t〇_EtchmgPr〇cess)將溝渠 12以外之該導電㈣去除，但本發明不以此為限。 如習知該項技藝者與通常知識者所熟知，在形成間極電極16 之後，接著如第9圖所示’於半_基底1G中形成至少-基體摻雜 區_州7，並於基體摻_ 17内形成至少一源極區18。然後於半 201225215 導體基底ίο上方全面形成一層間介電層19，覆蓋閉極電極16、基 體摻雜區17與源極區18。隨後選擇性姑刻部份之層間介電層19直 至源祕18 ’以於層間介電層19中侧出所需之接觸插塞洞2〇， 然後再進行-離子佈植製程’經由各綱插塞洞2G驗基體推雜區 π内形成-重摻雜區21並電連接源極區18。接著於各接觸插塞洞 20,形成導電層’例如先形成包含鈦、氮化鈦等之阻障層，再沉積 嫣等之主導電層，然後再進行化學機械研磨(CMp)等之平坦化 (PWiza㈣製程’以於層間介電層19中形成一源極接觸插塞22 實質接觸重摻籠21。最後於制介電層19上形成—源極金屬層 23 ’且源極接糖塞22電連接重摻顏21與源極金屬層a，至此 完成溝渠式功率轉體元件4〇的製程。此外，本較佳實施例亦可在 形成接觸插塞洞20之後’直接於層間介電層19上以及接觸插塞洞 中形成導電金屬層’以同時形成源極金屬層a與源極接觸插 =。在本實施例中，基體摻雜區17係為1型基體，源極㈣ 摻雜重摻雜19係為p+型區，而源極接觸插塞2^係為 鶴’但本發明並不以此為限。 側壁^於溝_進行料佈植抛後，搭配一 V纽對賴麵進行侧，降低賴 =:壁交界處受離子植入影響所造成的離子推雜不均勻現;= =極靖生長時能維持良好的輪廊形狀，且同時增二 2底。卩之介電層的厚度以降低閘極電容1此，本發明僅對 側壁佈植氮離子的方法所製備之溝渠式功率半導體元件，不 201225215 U低馳電容’·啊兼顧侧值電顯高頻率操作的需 =可咖鳴咖胸睛級_可靠度不

【圖式簡單說明】 第1圖至第9圖繪示了本發明的製作溝渠式功率半導體_ 的一較佳實施例的示意圖。 /ir 【主要元件符號說明】 10 半導體基底 1Q2磊晶層 12 溝渠 14 保護層 15 介電層 17 基體摻雜區 19 層間介電層 21 重摻雜區 23 源極金屬層 101半導體晶圓 11 圖案化硬遮罩層 13 離子佈植製程 14S側壁子 16閘極電極 18 源極區 20 接觸插塞洞 22 源極接觸插塞 40溝渠式功率半導體元件

Claims (1)

1. 201225215 七、申請專利範圍·· h -種製作溝渠式功率半導體元件之方法，包括： 提供一半導體基底； 體基底，以於該半導體基底中形成複數個溝渠； 對5亥專溝渠之側壁進行一離子佈植製程； 底雜難程，輯該等賴之底部的料導體基底 於該等_之_及底部上職—介電層，射敎於各該溝渠 亥底。卩㈣介電層厚度大於形成於各該溝渠之侧壁的該 ;丨電層厚度；以及 於各該溝渠内填入一導電材料。 2. 項第1項所述之方法，其中該半導體基底包括—半導體晶 圓及一形成於該半導體晶圓上的蟲晶層。 ^求項第2項所述之方法，其中該半導體晶圓包括—n型換雜 ⑽圓’錄晶層包括—η型輕摻雜蠢晶層。 @求項第1項所述之方法，其中該離子佈植製程包括一斜向⑽) 離子佈植製程。 ★。月求項第1項所述之方法，其中該離子佈植製程包括氣離子佈 12 201225215 植製程 6.如請求項第1項所述之方法，其中於進行 :步驟，㈣免該賴底雜難崎錢翻— 壁子的方法另包括: 渠之側壁及底部分 7.如請求項第6項所述之方法，其中形成該等側 進行-化學氣相沉積(CVD)製程，以於該等溝 別形成一保護層；以及 進仃-非等向性餘刻製程， 於巨t 彝渠之底部的該保護層，以 於各该溝渠之側壁分別形成該等側壁子。 蝕刻製程為乾式蝕 項第7項所述之方法，其中該非等向性 電層之步驟係利用一 .:1=。項所述之方法’其中形成該介 Μ求項第9類㈣其中物層包括氧化石夕。 U’ ^求項第i項所述之方法’其中該導電材料包括經摻雜的多 13 201225215 12.如請求項第1項所述之方法，更進一步包括： 於該半導體基底内形成至少一基體摻雜區(b〇dy); 於δ亥基體推雜區内形成至少一源極區； 於該半導體基底上方全面形成一層間介電層； 蝕刻該層間介電層，以於該層間介電層中形成至少 洞. 设啁插塞 透過該接觸插塞洞於該基體摻雜區内形成至卜重 於：插塞洞中形成至少-源極接觸插塞，接觸：區; 於該層間介電層上形成—源極金屬層，其中 接該重摻賴與該雜金屬層。、_插塞電連 13.如請求項第12項所述之方法， 其中該基體摻雜區係為 P型基 14. 15. 如請求項第12項所述之方法， 如請求項第12項所述之方法， 其中該源極_插塞包括鶴。 其中5亥重摻雜區係為p+型區。 八、囷式：