TW201635713A - 疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路 - Google Patents
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Abstract
本發明是在提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其包含一諧振網路以及二交叉耦合對電晶體。諧振網路產生一振盪訊號，以決定一自振頻率。二交叉耦合對電晶體呈上下疊接組態，其中一交叉耦合對電晶體連接至諧振網路及另一交叉耦合對電晶體。一交叉耦合對電晶體輸入一差動待除頻訊號與諧振網路之振盪訊號進行第一次混波並輸出一級間混波訊號，級間混波訊號之頻率為差動待除頻訊號的頻率的三分之二，另一交叉耦合對電晶體混和級間混波訊號及振盪訊號並鎖定一差動輸出訊號，差動輸出訊號之頻率為差動待除頻訊號的頻率的三分之一。
Description
本發明是有關於一種注入鎖定除頻器電路，且特別是有關於一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路。
除頻器係將待除頻訊號之頻率除以整數倍或分數倍，而輸出下級電路需求之除頻訊號。除頻器包含有米勒除頻器、注入鎖定除頻器及數位除頻器等種類。而其中注入鎖定式除三除頻器電路依其輸入訊號的不同分為串聯注入型以及並聯注入型。
串聯輸入型之注入鎖定式除三除頻器電路，例如H.Wu等人發表的”A 16-to-18GHz 0.18um Epi-CMOS Divide-by-3 Injection-Locked Frequency Divider,”IEEE International Solid State Circuit Conference Digest Technical Papers,pp.602-603,February 2006.，其中利用差動對電晶體來注入輸出頻率的三倍頻訊號，使其產生三倍
頻電流來鎖定振盪電路於所需之除頻頻率。但是為了達到負電阻的作用，必須讓交叉耦合對晶體的源極端在輸出頻率呈現短路相接。因此，H.Wu等人必須在電路中額外加入電感以提供在輸出頻率的三倍頻共振時之寄生電容值，但其輸出頻率時仍為低阻抗。要在輸出頻率及三倍頻達到較大阻抗差並不容易，雖有其他先前技術針對此阻抗電路來設計，但多半仍需要以可變電容才能達到較大的可除頻範圍。
並聯注入型之注入鎖定式除三除頻器電路，例如S.L.Jang等人發表的”Divide-by-3 injection locked frequency divider implemented with active inductor,”Microwave and Optional Technology Letters,vol.50,no.6,pp.1682-1685,June 2008.，其作法則類似除偶數除頻器之直接注入法，因為兩輸入電晶體的中間點有輸出頻率的二次諧波，故其再與輸出的訊號混波可以鎖定輸出頻率為所需的除數(除三)。其並聯注入的方式是直接注入訊號至振盪器核心，通常會有較大可除頻範圍。然而，也因為訊號直接注入電路輸出點，因此輸出訊號含有較大的其他倍頻諧波。
因此，本發明人改進先前除三除頻器電路之電路結構，提出一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，而不需要額外增加可變電容及其控制電路，且不會產生過多諧波。
本發明之目的是在於提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，利用上下疊接的雙交叉耦合對電晶體結構與諧振網路形成振盪電路，可將輸入訊號之頻率除三。
根據本發明一實施方式是在提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，包含一諧振網路以及二交叉耦合對電晶體。諧振網路產生一振盪訊號，以決定一自振頻率。二交叉耦合對電晶體連接諧振網路且呈上下疊接組態，其中一交叉耦合對電晶體輸入一差動待除頻訊號及振盪訊號並輸出一級間混波訊號，級間混波訊號的頻率為差動待除頻訊號的頻率的三分之二，另一交叉耦合對電晶體混和級間混波訊號及振盪訊號並鎖定一差動輸出訊號，使差動輸出訊號之頻率為差動待除頻訊號的頻率的三分之一。
根據本發明一實施方式之一實施例，其中諧振網路可包含二電感及至少一電容，且電感可為主動式。
根據本發明一實施方式之另一實施例，其中諧振網路可包含二傳輸線及至少一電容。
根據本發明一實施方式之又一實施例，其中二交叉耦合對電晶體可由BJT、MOSFET、pHEMT或HBT構成。諧振網路及二交叉耦合對電晶體可由CMOS製程、SiGe製程、GaAs製程、InP製程或GaN製程所製成。諧振網路及二交叉耦合對電晶體係可製作於一PCB電路板上。
根據本發明另一實施方式是在提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以對一待除
頻訊號進行除頻而產生一差動輸出訊號，疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含一諧振網路、一第一交叉耦合對電晶體、一第二交叉耦合對電晶體以及一變壓器。諧振網路包含一第一電感、一第二電感及複數寄生電容，且第一電感、第二電感及寄生電容並聯共振。第一交叉耦合對電晶體包含一第一CMOS電晶體及一第二CMOS電晶體，第一CMOS電晶體之汲極端連接第一電感及第二CMOS電晶體之閘極端，第二CMOS電晶體之汲極端連接第一CMOS電晶體之閘極端及第二電感，差動輸出訊號由第一CMOS電晶體之汲極端及第二CMOS電晶體之汲極端輸出。第二交叉耦合對電晶體包含一第三CMOS電晶體及一第四CMOS電晶體，第三CMOS電晶體之汲極端連接第一CMOS電晶體之源極端及第四CMOS電晶體之閘極端，第四CMOS電晶體之汲極端連接第三CMOS電晶體之閘極端及第二CMOS電晶體之源極端。變壓器包含一第一線圈及一第二線圈，第一線圈耦合第二線圈，且第一線圈之一端接收待除頻訊號，使第二線圈將待除頻訊號轉成一差動待除頻訊號輸入至第三CMOS電晶體之閘極端及第四CMOS電晶體之閘極端。
根據本發明又一實施方式是在提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以對一待除頻訊號進行除頻而產生一差動輸出訊號，疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含一諧振網路、一第一交叉耦合對電晶體、一第二交叉耦合對電晶體以及一不平衡
轉平衡器。諧振網路包含一第一傳輸線、一第二傳輸線及複數寄生電容，且第一傳輸線、第二傳輸線及寄生電容並聯共振。第一交叉耦合對電晶體包含一第一pHEMT電晶體及一第二pHEMT電晶體，第一pHEMT電晶體之汲極端連接第一傳輸線及第二pHEMT電晶體之閘極端，第二pHEMT電晶體之汲極端連接第一pHEMT電晶體之閘極端及第二傳輸線，差動輸出訊號由第一pHEMT電晶體之汲極端及第二pHEMT電晶體之汲極端輸出。第二交叉耦合對電晶體包含一第三pHEMT電晶體及一第四pHEMT電晶體，第三pHEMT電晶體之汲極端連接第一pHEMT電晶體之源極端及第四pHEMT電晶體之閘極端，第四pHEMT電晶體之汲極端連接第三pHEMT電晶體之閘極端及第二pHEMT電晶體之源極端。不平衡轉平衡器包含一不平衡輸入端及二平衡輸出端，不平衡輸入端接收待除頻訊號，二平衡輸出端將待除頻訊號轉成一差動待除頻訊號輸入至第三pHEMT電晶體之閘極端及第四pHEMT電晶體之閘極端。
根據本發明又一實施方式之一實施例，其中不平衡轉平衡器可為一馬遜巴倫器(Marchand Balun)。
根據本發明再一實施方式是在提供一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以對一差動待除頻訊號並進行除頻而產生一差動輸出訊號，疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含一諧振網路、一第一交叉耦合對電晶體以及一第二交叉耦合對電晶體。諧振網路包含一主動式電感電路及二可變電容，主動式電感電
路及二可變電容並聯共振。第一交叉耦合對電晶體包含一第一BJT電晶體及一第二BJT電晶體，第一BJT電晶體之集極端連接主動式電感電路之一端、其中一可變電容及第二BJT電晶體之基極端，第二BJT電晶體之集極端連接第一BJT電晶體之基極端、主動式電感電路之另一端及另一可變電容，差動輸出訊號由第一BJT電晶體之集極端及第二BJT電晶體之集極端輸出。第二交叉耦合對電晶體包含一第三BJT電晶體及一第四BJT電晶體，第三BJT電晶體之集極端連接第一BJT電晶體之射極端及第二BJT電晶體之基極端，第四BJT電晶體之集極端連接第三BJT電晶體之基極端及第二BJT電晶體之射極端，且第三BJT電晶體之基極端及第四BJT電晶體之基極端接收差動待除頻訊號。
因此，由前述疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路的實施方式及實施例之可得知，本發明利用疊接的雙交叉耦合對電晶體結構及諧振網路來達成除三除頻器，其中第二交叉耦合對電晶體作為負電阻，用以補償諧振網路損耗並維持振盪，同時可提供自我混波作用。第一交叉耦合對電晶體則作為起振時轉導提升作用，同時可提供二次混波作用。
100、100A、100B、100C‧‧‧疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路
200、200A、200B、200C‧‧‧諧振網路
210A‧‧‧第一電感
210B‧‧‧第一傳輸線
220A‧‧‧第二電感
220B‧‧‧第二傳輸線
210C-260C‧‧‧電晶體
270C、280C‧‧‧可變電容
291C、292C‧‧‧電阻
300、400‧‧‧交叉耦合對電晶體
300A、300B、300C‧‧‧第一交叉耦合對電晶體
310、320、410、420‧‧‧電晶體
310A‧‧‧第一CMOS電晶體
310B‧‧‧第一pHEMT電晶體
310C‧‧‧第一BJT電晶體
320A‧‧‧第二CMOS電晶體
320B‧‧‧第二pHEMT電晶體
320C‧‧‧第二BJT電晶體
400A、400B、400C‧‧‧第二交叉耦合對電晶體
410A‧‧‧第三CMOS電晶體
410B‧‧‧第三pHEMT電晶體
410C‧‧‧第三BJT電晶體
420A‧‧‧第四CMOS電晶體
420B‧‧‧第四pHEMT電晶體
420C‧‧‧第四BJT電晶體
500A‧‧‧變壓器
510A‧‧‧第一線圈
520A‧‧‧第二線圈
500B‧‧‧馬遜巴倫器
510B‧‧‧不平衡輸入端
520B‧‧‧平衡輸出端
VIN+、VIN-‧‧‧差動待除頻訊號
VINJ‧‧‧待除頻訊號
VOUT+、VOUT-‧‧‧差動輸出訊號
C1、C2、C3、C4‧‧‧電容
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖係繪示依照本發明一實施方式的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。
第2圖係繪示依照本發明一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。
第3圖係繪示依照本發明另一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。
第4圖係繪示依照本發明又一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。
請參照第1圖，其係繪示依照本發明一實施方式的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100包含一諧振網路200以及二交叉耦合對電晶體300、400。
諧振網路200產生一振盪訊號，以決定所需的自振頻率。這裡所指的諧振網路200可以是LC振盪電路，意即由電感及電容構成之電路。而諧振網路200也可以是傳輸線或電晶體構成之主動電感電路。
二交叉耦合對電晶體300、400，其連接諧振網路200，且二交叉耦合對電晶體300、400呈上下疊接組態。二交叉耦合對電晶體300、400分別由電晶體310、320及410、420所組成，其中下方之交叉耦合對電晶體400輸入一差動待除頻訊號VIN+、VIN-以及諧振網路200所產生的振盪
訊號，交叉耦合對電晶體400將其混合並輸出一級間混波訊號。另一交叉耦合對電晶體300混和級間混波訊號及振盪訊號並鎖定一差動輸出訊號VOUT+、VOUT-，其中級間混波訊號之頻率為差動待除頻訊號VIN+、VIN-的頻率的三分之二，差動輸出訊號VOUT+、VOUT-之頻率為差動待除頻訊號VIN+、VIN-的頻率的三分之一。藉此，使差動待除頻訊號VIN+、VIN-達到頻率除三之功效。
以下將針對前述實施方式之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路進行實施例之說明。請參照第2圖，其係繪示依照本發明一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100A之電路示意圖。疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100A包含一諧振網路200A、一第一交叉耦合對電晶體300A、一第二交叉耦合對電晶體400A以及一變壓器500A。
諧振網路200A包含一第一電感210A、一第二電感220A及複數寄生電容(本實施例之寄生電容即為第一交叉耦合對電晶體300A之寄生電容，在此並未繪於圖式上)，且第一電感210A、第二電感220A及寄生電容並聯共振，藉此產生振盪訊號。
第一交叉耦合對電晶體300A包含一第一CMOS電晶體310A及一第二CMOS電晶體320A，第一CMOS電晶體310A之汲極端連接第一電感210A及第二CMOS電晶體320A之閘極端，第二CMOS電晶體320A之汲極端連接第一CMOS電晶體310A之閘極端及第二電感220A，差動輸出訊
號VOUT+、VOUT-分別由第一CMOS電晶體310A之汲極端及第二CMOS電晶體320A之汲極端輸出。
第二交叉耦合對電晶體400A包含一第三CMOS電晶體410A及一第四CMOS電晶體420A，第三CMOS電晶體410A之汲極端連接第一CMOS電晶體310A之源極端及第四CMOS電晶體420A之閘極端，第四CMOS電晶體420A之汲極端連接第三CMOS電晶體410A之閘極端及第二CMOS電晶體320A之源極端。
變壓器500A包含一第一線圈510A及一第二線圈520A，第一線圈510A耦合第二線圈520A，第一線圈510A之一端接收一待除頻訊號VINJ，第二線圈520A將待除頻訊號VINJ轉成一差動待除頻訊號輸入至第三CMOS電晶體410A之閘極端及第四CMOS電晶體420A之閘極端。
本實施例當中是利用兩兩相對的CMOS電晶體來分別構成交叉耦合對電晶體，並以雙電感搭配CMOS電晶體的寄生電容來作為產生振盪訊號的諧振網路。而在本實施例中更額外使用變壓器，將單端輸入之第一線圈耦合到雙端輸出之第二線圈，而使待除頻訊號VINJ轉為差動待除頻訊號。
請參照第3圖，其係繪示依照本發明另一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100B之電路示意圖。疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100B包含一諧振網路200B、一第一交叉
耦合對電晶體300B、一第二交叉耦合對電晶體400B以及一馬遜巴倫器(Marchand Balun)500B。
諧振網路200B包含一第一傳輸線210B、一第二傳輸線220B及複數寄生電容(本實施例之寄生電容即為第一交叉耦合對電晶體300B之寄生電容，在此並未繪於圖式上)，且第一傳輸線210B、第二傳輸線220B及寄生電容並聯共振，產生振盪訊號。
第一交叉耦合對電晶體300B包含一第一pHEMT電晶體310B及一第二pHEMT電晶體320B，第一pHEMT電晶體310B之汲極端連接第一傳輸線210B及第二pHEMT電晶體320B之閘極端，第二pHEMT電晶體320B之汲極端連接第一pHEMT電晶體310B之閘極端及第二傳輸線220B，差動輸出訊號VOUT+、VOUT-分別由第一pHEMT電晶體310B之汲極端及第二pHEMT電晶體320B之汲極端輸出。
第二交叉耦合對電晶體400B包含一第三pHEMT電晶體410B及一第四pHEMT電晶體420B，第三pHEMT電晶體410B之汲極端連接第一pHEMT電晶體310B之源極端及第四pHEMT電晶體420B之閘極端，第四pHEMT電晶體420B之汲極端連接第三pHEMT電晶體410B之閘極端及第二pHEMT電晶體320B之源極端。
馬遜巴倫器(Marchand Balun)500B包含一不平衡輸入端510B及二平衡輸出端520B，不平衡輸入端510B接收待除頻訊號VINJ，二平衡輸出端520B將待除頻訊號
VINJ轉成差動待除頻訊號輸入至第三pHEMT電晶體410B之閘極端及第四pHEMT電晶體420B之閘極端。馬遜巴倫器500B又稱平衡不平衡器，其作用同前個實施例之變壓器，可將單端輸入之訊號轉為差動訊號。本實施例中並不限定使用馬遜巴倫器，任何形式之不平衡轉平衡器皆可適用。
本實施例與前個實施例的相異點在於，本實施例改使用pHEMT電晶體取代CMOS電晶體來構成交叉耦合對電晶體，並以傳輸線替換電感，以及利用馬遜巴倫器代替變壓器，其原理與操作方式與前述實施例相同。
第4圖係繪示依照本發明又一實施例的一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路之電路示意圖。疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路100C包含一諧振網路200C、一第一交叉耦合對電晶體300C以及一第二交叉耦合對電晶體400C。
諧振網路200C包含由電晶體210C、220C、230C、240C、250C、260C以及電阻291C、292C之主動式電感電路及二可變電容270C、280C。在本實施例中，主動式電感電路不限定圖式上所繪示，本技術領域之技藝者可輕易將其變化。且電晶體不限定為MOSFET、BJT、pHEMT或HBT等。
第一交叉耦合對電晶體300C包含一第一BJT電晶體310C及一第二BJT電晶體320C，第一BJT電晶體310C之集極端連接電晶體210C之源極端、電晶體250C之閘極端、可變電容270C及第二BJT電晶體320C之基極
端，第二BJT電晶體320C之集極端連接第一BJT電晶體310之基極端、電晶體220C之源極端、電晶體260C之閘極端及可變電容280C，差動輸出訊號VOUT+、VOUT-由第一BJT電晶體310C之集極端及第二BJT電晶體320C之集極端輸出。
第二交叉耦合對電晶體400C包含一第三BJT電晶體410C及一第四BJT電晶體420C，第三BJT電晶體410C之集極端連接第一BJT電晶體310C之射極端及第四BJT電晶體420C之基極端，第四BJT電晶體420C之集極端連接第三BJT電晶體410C之基極端及第二BJT電晶體320C之射極端，且第三BJT電晶體410C之基極端及第四BJT電晶體420C之基極端接收差動待除頻訊號VIN+、VIN-。
本實施例與前述實施例的相異點在於，本實施例利用BJT電晶體取代CMOS電晶體及pHEMT來構成交叉耦合對電晶體，並以主動電感電路替換電感及傳輸線，其原理與操作方式與前述實施例皆相同。
其中，前述第2圖至第5圖的電容C1、C2、C3、C4具有隔絕直流作用，於此不再贅述。
因此，本發明之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路具有以下優點：
1.利用上下疊接的雙交叉耦合對電晶體配合諧振網路達成除三除頻器，比起習知除三除頻器，其成本更為便宜且功耗較低。
2.疊接的雙交叉耦合結構在小訊號模型上具有轉導增益加成之作用，可有利起振條件並降低功耗。
3.疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路具有寬可鎖定除頻範圍。
4.差動輸入及輸出訊號具有低雜訊、高速反應之優點且較不受電壓擾動的影響。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路
200‧‧‧諧振網路
300、400‧‧‧交叉耦合對電晶體
310、320、410、420‧‧‧電晶體
VIN+、VIN-‧‧‧差動待除頻訊號
VOUT+、VOUT-‧‧‧差動輸出訊號
C1、C2、C3、C4‧‧‧電容
Claims (11)
- 一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，包含：一諧振網路，其產生一振盪訊號，以決定一自振頻率；以及二交叉耦合對電晶體，其連接該諧振網路，且二該交叉耦合對電晶體呈上下疊接組態，其中一該交叉耦合對電晶體輸入一差動待除頻訊號及該振盪訊號並輸出一級間混波訊號，該級間混波訊號的頻率為該差動待除頻訊號的頻率的三分之二，另一該交叉耦合對電晶體混和該級間混波訊號及該振盪訊號並鎖定一差動輸出訊號，使該差動輸出訊號之頻率為該差動待除頻訊號的頻率的三分之一。
- 如申請專利範圍第1項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該諧振網路包含二電感及至少一電容。
- 如申請專利範圍第2項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該電感為主動式。
- 如申請專利範圍第1項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該諧振網路包含二傳輸線及至少一電容。
- 如申請專利範圍第1項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該二交叉耦合對電晶體由BJT、MOSFET、pHEMT或HBT構成。
- 如申請專利範圍第1項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該諧振網路及該二交叉耦合對電晶體由CMOS製程、SiGe製程、GaAs製程、InP製程或GaN製程所製成。
- 如申請專利範圍第1項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該諧振網路及該二交叉耦合對電晶體係製作於一PCB電路板上。
- 一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以對一待除頻訊號進行除頻而產生一差動輸出訊號，該疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含：一諧振網路，其包含一第一電感、一第二電感及複數寄生電容，且該第一電感、該第二電感及該些寄生電容並聯共振；一第一交叉耦合對電晶體，其包含一第一CMOS電晶體及一第二CMOS電晶體，該第一CMOS電晶體之汲極端連接該第一電感及該第二CMOS電晶體之閘極端，該第二 CMOS電晶體之汲極端連接該第一CMOS電晶體之閘極端及該第二電感，該差動輸出訊號由該第一CMOS電晶體之汲極端及該第二CMOS電晶體之汲極端輸出；一第二交叉耦合對電晶體，其包含一第三CMOS電晶體及一第四CMOS電晶體，該第三CMOS電晶體之汲極端連接該第一CMOS電晶體之源極端及該第四CMOS電晶體之閘極端，該第四CMOS電晶體之汲極端連接該第三CMOS電晶體之閘極端及該第二CMOS電晶體之源極端；以及一變壓器，其包含一第一線圈及一第二線圈，該第一線圈耦合該第二線圈，且該第一線圈之一端接收該待除頻訊號，使該第二線圈將該待除頻訊號轉成一差動待除頻訊號輸入至該第三CMOS電晶體之閘極端及該第四CMOS電晶體之閘極端。
- 一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以對一待除頻訊號進行除頻而產生一差動輸出訊號，該疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含：一諧振網路，其包含一第一傳輸線、一第二傳輸線及複數寄生電容，且該第一傳輸線、該第二傳輸線及該些寄生電容並聯共振；一第一交叉耦合對電晶體，其包含一第一pHEMT電晶體及一第二pHEMT電晶體，該第一pHEMT電晶體之汲極 端連接該第一傳輸線及該第二pHEMT電晶體之閘極端，該第二pHEMT電晶體之汲極端連接該第一pHEMT電晶體之閘極端及該第二傳輸線，該差動輸出訊號由該第一pHEMT電晶體之汲極端及該第二pHEMT電晶體之汲極端輸出；一第二交叉耦合對電晶體，其包含一第三pHEMT電晶體及一第四pHEMT電晶體，該第三pHEMT電晶體之汲極端連接該第一pHEMT電晶體之源極端及該第四pHEMT電晶體之閘極端，該第四pHEMT電晶體之汲極端連接該第三pHEMT電晶體之閘極端及該第二pHEMT電晶體之源極端；以及一不平衡轉平衡器，其包含一不平衡輸入端及二平衡輸出端，該不平衡輸入端接收該待除頻訊號，該二平衡輸出端將該待除頻訊號轉成一差動待除頻訊號輸入至該第三pHEMT電晶體之閘極端及該第四pHEMT電晶體之閘極端。
- 如申請專利範圍第9項所述之疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，其中該不平衡轉平衡器為一馬遜巴倫器(Marchand Balun)。
- 一種疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路，用以接收一差動待除頻訊號並進行除頻而產生一差動輸出訊號，該疊接雙交叉耦合對電晶體之除三注入鎖定除頻器電路包含： 一諧振網路，其包含一主動式電感電路及二可變電容，該主動式電感電路及該二可變電容並聯共振；一第一交叉耦合對電晶體，其包含一第一BJT電晶體及一第二BJT電晶體，該第一BJT電晶體之集極端連接該主動式電感電路之一端、其中一該可變電容及該第二BJT電晶體之基極端，該第二BJT電晶體之集極端連接該第一BJT電晶體之基極端、該主動式電感電路之另一端及另一該可變電容，該差動輸出訊號由該第一BJT電晶體之集極端及該第二BJT電晶體之集極端輸出；以及一第二交叉耦合對電晶體，其包含一第三BJT電晶體及一第四BJT電晶體，該第三BJT電晶體之集極端連接該第一BJT電晶體之射極端及該第二BJT電晶體之基極端，該第四BJT電晶體之集極端連接該第三BJT電晶體之基極端及該第二BJT電晶體之射極端，且該第三BJT電晶體之基極端及該第四BJT電晶體之基極端接收該差動待除頻訊號。
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2015
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