TW201742152A - 用於製作高電阻率半導體底材之方法 - Google Patents

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Abstract

本發明與一種用於製作高電阻率半導體底材之方法有關，該方法包括以下步驟：提供一第一底材(101)，其設有一深度弱化層(102)；提供一第二底材(103)，其在表面處設有一氧化物層(104)；將該第一底材(101)接合至該第二底材(103)，以形成包含一埋置氧化物層(104)之一複合底材(105)；及使該複合底材(105)沿著該弱化層(102)劈裂。該方法更包括在沿著該弱化層(102)劈裂之步驟前，對包含該氧化物層(104)之第二底材(103)進行之至少一安定化步驟，詳言之為安定化熱處理。

Description

用於製作高電阻率半導體底材之方法
本發明係關於一種經由層移轉製作高電阻率半導體底材之方法，詳言之，本發明係關於改進具高電阻率及高間隙氧濃度之絕緣體上矽(silicon-on-insulator)類型底材。
目前普遍接受的看法是，使用具高間隙氧濃度(High [Oi]或HiOi)的絕緣體上矽(SOI)類型高電阻率(HR)半導體底材時，有必要進行目的為使存在於矽裡的氧原子安定化(成核、沉澱)，以使底材具有高電阻率的熱處理。
在這種情況下，「高電阻率」係指大約750 Ω·m或更高，且「高間隙氧濃度」係指大約25 ppma或更高，亦即大約12.5 × 1017 atoms·cm-3 或更多。
上述的安定化步驟按照慣例是在SOI底材的犧牲氧化步驟期間進行，接在以諸如已知的SmartCut技術進行層移轉之後。詳言之，安定化步驟按照慣例是在層移轉後的平滑回火之後進行，該平滑回火通常為快速回火，亦即RTA(Rapid Thermal Anneal，快速熱回火)。已公開的法國專利申請案第2 858 462 A1號揭露此種在層移轉後續之快速回火步驟後之安定化步驟。
在進行這些材料(假金氧半導體(pseudo-MOS)材料)的電特性分析時，會觀察到異常高的界面狀態密度(interface state densities)，其通常達到至少20 × 1011 cm-2 ·eV-1 ，這造成SOI底材中的載子遷移率變差，就電子而言通常只有大約400 cm2 ·V-1 ·s-1 或更低。在移除SOI薄膜及埋置氧化物接點上的鋁之後所進行的額外分析(MOS電容之C(V)特性分析)顯示，埋置氧化物中的固定電荷值(fixed charge values)為至少5 × 1010 cm-2 ，且界面狀態密度峰值(crest interface state densities)為至少2 × 1011 cm-2 ·eV-1 ，這表示此一不良的界面品質源自埋置氧化物下方的界面。
目前提出的一個假設是，RTA類型的平滑回火導致底材中尚未安定的氧原子的分佈有所改變，從而造成埋置氧化物下方的陷阱數量增加。
克服此問題的一個解決方案為使用具有非常低間隙氧密度(Low [Oi])之高電阻率底材，亦即低於大約12 ppma以下，也就是低於大約6 × 1017 atoms·cm-3 ，這樣便不需對矽裡面的氧原子進行安定化回火(成核、沉澱)。這是因為此類底材本身就是高電阻率性質而不需進行特定處理。
然而，低間隙氧密度之高電阻率底材的缺點是對熱處理期間的錯位傳播(propagation of dislocations)非常敏感。因此，使用此類底材而要獲得無缺陷的滑移平面(sliding plane)類型SOI底材是非常困難的。
所以，改進高間隙氧高電阻率底材的品質是有必要的。因此，本發明的一個目標是提供克服前述問題之一種用於製作高電阻率半導體底材之方法，詳言之為具有高間隙氧濃度之絕緣體上矽類型底材，以獲得相對於習知技術而具有改進品質之底材。
前述目標可經由一種用於製造高電阻率半導體底材之方法實現，該方法包括：提供一第一底材，其設有一深度弱化層；提供一第二底材，其在表面處設有一氧化物層；將該第一底材接合至該第二底材，以形成包含一埋置氧化物層之一複合底材；及使該複合底材沿著該弱化層劈裂。此外，該方法包括在沿著該弱化層劈裂之步驟前，對包含該氧化物層之第二底材進行之至少一安定化步驟，詳言之為安定化熱處理。
習知技術(諸如前述法國專利申請案第2 858 462 A1號)教示，在平滑回火步驟後進行安定化步驟，平滑回火步驟是在複合底材沿著弱化層劈裂之後進行。然而，習知技術並未教示在平滑回火前，詳言之為在弱化層分離前，進行至少一安定化步驟。
讓人驚訝的是，事實證明，在沿著弱化層劈裂步驟前，也就是在RTA類型的平滑回火前，進行至少一熱處理以安定矽材料中的間隙氧(成核、沉澱、沉澱物生長)，可改進所得底材的電氣特性(尤其是界面特性)，特別是在高間隙氧濃度的情況下。本發明有利之處為，所述至少一安定化步驟因此可為一成核、沉澱及沉澱物生長步驟，詳言之為包括數個固定溫度階段之熱處理。
換言之，本發明提出在準備SOI類型底材期間，於任何RTA類型的平滑處理前(也就是在劈裂步驟前)，針對使高濃度間隙氧底材進行熱處理(成核、沉澱) 以使其具有高電阻率。因此，本發明可在此類底材上獲得與CMOS類型電晶體之製備相容的電氣特性。
所以，本發明提出的解決方案有利地讓人可使用具高間隙氧濃度的底材來準備SOI底材，以應用於射頻、光子、成像、數位等等領域，而無需求助於低間隙氧濃度的底材，因為低間隙氧濃度的底材對熱處理十分敏感，易導致形變及缺陷。
依照本發明實施方式的可能替代形式，並且不含任何暗示限制：
在一些實施例中，弱化層可經由在第一底材中進行離子植入而提供。這樣便可透過SmartCut類型的技術進行層移轉。
在一些實施例中，設有氧化物層的第二底材的至少一安定化步驟，最好在兩個底材的接合步驟之前進行。因此，在所有情況下，所述至少一安定化步驟可在劈裂之前及劈裂後的任何平滑回火之前進行。
在一些實施例中，第一底材，也就是層移轉的施體底材，可包含一半導體材料，尤其是矽、鍺或一矽鍺化合物。一般而言，該施體底材可包含一種或多種III-V族半導體合金，及/或一種或多種IV族半導體合金。
在一些實施例中，第二底材可包含矽，尤其是具高間隙氧濃度者。該第二底材以包含具有間隙氧濃度至少大約12 × 1017 atoms·cm-3 之矽為佳。
在一些實施例中，所述至少一安定化步驟為一熱處理，其包含溫度在大約650℃至大約1200℃範圍內之數個固定溫度階段。
在一些實施例中，一固定溫度階段之持續時間在從大約30分鐘至大約10小時之範圍內，優選者在從大約1小時至大約8小時之範圍內。
在一些實施例中，一固定溫度階段之大氣環境可為氧化型，詳言之為以水及氧為主者，或為以氬氣體為主之非氧化型，詳言之為中性型。
前述固定溫度階段參數，可帶來改進所得底材之電氣特性(尤其是界面特性)的結果，特別是在高間隙氧濃度底材的情況下。
在一些實施例中，本發明之方法可額外包括在複合底材沿著弱化層劈裂步驟後之至少一平滑回火步驟，詳言之為快速熱回火。這樣可改進底材在層移轉後的表面粗糙度。
在一些實施例中，所述至少一平滑回火步驟可在從大約1075℃至大約1250℃範圍內，優選者為從大約1175℃至大約1230℃之溫度下進行，詳言之在大約1200℃之溫度下進行。
在一些實施例中，所述至少一平滑回火步驟可進行從大約15秒至大約120秒範圍內，優選者為從大約20秒至大約90秒範圍內的一段時間，詳言之為大約30秒的一段時間。
在一些實施例中，所述至少一平滑回火步驟可在一非氧化型大氣環境下進行，詳言之為包含氬及/或0%至大約50%氫組成之大氣環境。
在一些實施例中，本發明之方法可額外包括在該複合底材沿著該弱化層劈裂步驟後，回收該第一底材之殘餘部分之步驟。這樣便可在其他層移轉製程中再次將該殘餘部分作為施體底材使用。
在下文的示例性實施例說明中，類似的參考符號可用來表示在不同實施​​例中重複的相同元件。此外，為簡明起見，對於已描述過的元件，其說明可能會加以省略。
以下參考圖1說明一種用於製作高電阻率半導體底材之方法的第一示例性實施例。在此實施例中，一半導體材料層將從一施體底材移轉到一受體底材。
如圖1之步驟(I)所示，提供一施體底材101使其包含一深度弱化層102，以向一受體底材進行層移轉。該施體底材101可為一半導體材料，例如矽、鍺或一矽鍺化合物。一般而言，該施體底材101可包含一種或多種III-V族半導體合金，及/或一種或多種IV族半導體合金。
如圖1之步驟(II)所示，提供一底材103使其在表面處包含一氧化物層104，以接受被移轉的半導體層。該底材103可包含矽，詳言之為具有間隙氧濃度至少大約12 × 1017 atoms·cm-3 之矽。該氧化物層104可為一天然氧化物層，或為以生長或其他方式沉積之二氧化矽層。該氧化物層104亦可為，舉例而言，在氧化鋁(Al2 O3 )類型半導體或氮化物類型(例如Si3 N4 )半導體中使用之一絕緣體。
如圖1之步驟(III)所示，將一層由施體底材101移轉前，亦即將底材103與施體底材101結合前，可使在表面處包含氧化物層104的底材103經過至少一間隙氧安定化處理步驟。該步驟可為一成核、沉澱及沉澱物生長步驟。其可為包括數個固定溫度階段之一熱處理。該安定化處理，詳言之為一固定溫度階段，可在氧化型大氣環境下進行，詳言之為以水及氧為主者，或在以氬氣體為主之非氧化型大氣環境下進行，詳言之為中性型大氣環境。因此，包含氧化物層104的底材103可經受在大約650℃至大約1200℃範圍內之一溫度，詳言之為一固定溫度階段。此外，該處理的每一固定溫度階段可持續至少大約30分鐘至大約10小時，最好是從大約1小時至大約8小時。
在所述安定化處理後，接著如圖1之步驟(IV)所示，施體底材101可透過諸如分子黏附方法或其他半導體黏附鍵合方法，經由氧化物層104而接合(詳言之為黏合)至受體底材103，以形成具有一埋置氧化物層104之SOI類型複合底材105。
在黏附鍵合步驟後，接著如圖1之步驟(V)所示，施體底材101的一部分1012可沿著該深度弱化層102被劈裂而從複合底材105分離，以留下施體底材101的被移轉層1011經由氧化物層104接合至受體底材103，從而形成包含該被移轉層1011之一新複合底材106。接著可藉由使複合底材106接受一次或多次平滑熱處理，詳言之為RTA類型快速回火，來改進被移轉層1011的表面粗糙度。此外，施體底材101的殘餘部分1012可加以回收，作為其他層移轉製程中的新施體底材。
在所有情況中，複合底材105及106皆為具高間隙氧濃度之高電阻率SOI類型底材，亦即具有高間隙氧濃度之高電阻率絕緣體上矽類型之底材。由於所述至少一間隙氧安定化步驟已在層移轉之前進行，也就是已在劈裂步驟及任何平滑回火前進行，因此可獲得具高間隙氧濃度之高電阻率SOI類型底材，其界面狀態密度小於5 × 1011 cm-2 ·eV-1 ，且該SOI底材中的載子遷移率，就電子而言高於700 cm2 ·V-1 ·s-1 。在移除SOI薄膜及埋置氧化物接點上的鋁之後，埋置氧化物中的固定電荷值可少於3 × 1010 cm-2 ，且其界面狀態密度峰值可少於5 × 1010 cm-2 ·eV-1 。
換言之，相較於以習知方法獲得的高間隙氧濃度高電阻率SOI底材，也就是安定化步驟在平滑回火之後進行的底材，複合底材105及106的電氣特性(尤其是界面特性)有非常顯著的改進。
以下參考圖2說明一種用於製作高電阻率半導體底材之方法的第二示例性實施例。該第二實施例重複了第一實施例的所有特徵，並額外提供選擇性製程步驟的細節。
如圖2之步驟(I)所示，首先提供一施體底材201，其可與第一實施例的施體底材101相同。該施體底材201亦可為一半導體材料，例如矽、鍺或一矽鍺化合物。一般而言，該施體底材201可包含一種或多種III-V族半導體合金，及/或一種或多種IV族半導體合金。
如圖2之步驟(II)所示，施體底材201接著可進行一深度弱化步驟，以提供一深度弱化層202，以向一受體底材進行層移轉，如第一實施例所說明。此深度弱化步驟詳言之可藉由離子植入方式進行，尤其是以植入諸如H+ 及/或He+ 之離子實體(ionic entities)之方式進行。
如圖2之步驟(III)所示，提供一底材203使其在表面處包含一氧化物層204，以接受被移轉的半導體層。如同第一實施例的底材103，第二實施例的底材203可包含矽，詳言之為具有間隙氧濃度至少大約12 × 1017 atoms·cm-3 之矽。再如同第一實施例，氧化物層204可為一天然氧化物層，或者以生長或其他方式沉積之一二氧化矽層，或在氧化鋁(Al2 O3 )類型半導體或氮化物類型(例如Si3 N4 )半導體中使用之一絕緣體。
如圖2之步驟(IV)所示，在將一層由施體底材201移轉前，亦即在將底材203與施體底材201結合前，可使在表面處包含氧化物層204的底材203經過至少一間隙氧安定化處理步驟。類似第一實施例，在第二實施例中，該安定化處理可為一成核、沉澱及沉澱物生長步驟。其可為包括數個固定溫度階段之一熱處理。該安定化處理，詳言之為一固定溫度階段，可在氧化型大氣環境下進行，詳言之為以水及氧為主者，或在以氬氣體為主之非氧化型大氣環境下進行，詳言之為中性型大氣環境。因此，包含氧化物層204的底材203可經受在大約650℃至大約1200℃範圍內之一溫度，詳言之為一固定溫度階段。此外，該安定化處理的每一固定溫度階段可持續至少大約30分鐘至大約10小時，最好是從大約1小時至大約8小時。
在安定化處理後，類似第一實施例，如圖2之步驟(V)所示，施體底材201及受體底材203藉由氧化物層204而黏附接合在一起，形成具有埋置氧化物層204的SOI類型複合底材205。此例中的黏附接合亦可以分子黏附方法或其他半導體黏附鍵合方法進行。
接著，如圖2之步驟(VI)所示，黏附接合步驟之後為劈裂步驟，施體底材201的一部分2012沿著深度弱化層202劈裂而從複合底材205分離，以留下施體底材201的被移轉層2011經由氧化物層204接合至受體底材203，從而形成包含該被移轉層2011之一新複合底材206。劈裂步驟可藉由使複合底材205在N2 或氬的中性大氣環境中，在大約300℃至大約600℃溫度下維持大約30分鐘至5小時的一段時間而實現。
在劈裂步驟後，接著如圖2之步驟(VII)所示，一選擇性後續平滑步驟可改進被移轉層2011的曝露表面207的粗糙度。此步驟可經由進行包含一次或多次回火的熱處理而實現，以一次或多次快速回火(即RTA)為佳。接著，可將複合底材206曝露在大約1075℃至大約1250℃範圍內，優選者為從大約1175℃至大約1230℃範圍內，詳言之為大約1200℃之溫度下，於一非氧化型大氣環境中，詳言之為包含氬及/或0%至大約50%氫組成之大氣環境中，維持從大約15秒至大約120秒範圍內，優選者為從大約20秒至大約90秒範圍內的一段時間，詳言之為大約30秒的一段時間。
最後，如前所述，施體底材201的殘餘部分2012可加以回收，作為其他層移轉製程中的新施體底材。
因此，如同第一實施例，在第二實施例中亦可獲得具高間隙氧濃度之高電阻率SOI類型之複合底材205及206，亦即具有高間隙氧濃度之高電阻率絕緣體上矽類型之底材。由於所述至少一間隙氧安定化步驟已在層移轉之前進行，也就是已在劈裂步驟及任何平滑回火前進行，因此，如同第一實施例，在第二實施例中亦可獲得具高間隙氧濃度之高電阻率SOI類型底材，其界面狀態密度小於5 × 1011 cm-2 ·eV-1 ，且該SOI底材中的載子遷移率，就電子而言高於700 cm2 ·V-1 ·s-1 。在移除SOI薄膜及埋置氧化物接點上的鋁之後，埋置氧化物中的固定電荷值可少於3 × 1010 cm-2 ，且其界面狀態密度峰值可少於5 × 1010 cm-2 ·eV-1 。
換言之，相較於以習知方法所獲得的高間隙氧濃度高電阻率SOI底材，也就是安定化步驟在平滑回火之後進行的底材，複合底材205及206的電氣特性(尤其是界面特性)如同複合底材105及106，也有非常顯著的改進。
此外，本發明之實施方式的不同示例可彼此組合成其他實施方式，而不會脫離本發明之申請專利範圍。
101、201‧‧‧施體底材
102、202‧‧‧深度弱化層
103、203‧‧‧受體底材
104、204‧‧‧氧化物層
105、205‧‧‧複合底材
106、206‧‧‧複合底材
207‧‧‧曝露表面
1011、2011‧‧‧被移轉層
1012、2012‧‧‧殘餘部分
本發明將在以下較佳實施例中參照所附圖式而有更為詳細地說明，其中： 圖1概要描繪依照本發明第一示例性實施例之一種用於製作高電阻率半導體底材之步驟；及 圖2概要描繪依照本發明第二示例性實施例之一種用於製作高電阻率半導體底材之步驟。
101‧‧‧施體底材
102‧‧‧深度弱化層
103‧‧‧受體底材
104‧‧‧氧化物層
105‧‧‧複合底材
106‧‧‧複合底材
1011‧‧‧被移轉層
1012‧‧‧殘餘部分

Claims (14)

  1. 一種用於製作一高電阻率半導體底材之方法，該方法包括以下步驟： 提供一第一底材(101)，其具有一深度弱化層(102)； 提供一第二底材(103)，其在表面處設有一氧化物層(104)； 將該第一底材(101)接合至該第二底材(103)，以形成包含一埋置氧化物層(104)之一複合底材(105)；及 使該複合底材(105)沿著該弱化層(102)劈裂；該方法之特徵在於 該方法更包括在沿著該弱化層(102)劈裂之步驟前，對包含該氧化物層(104)之第二底材(103)進行之至少一安定化步驟，詳言之為一安定化熱處理。
  2. 如申請專利範圍第1項之方法，其中所述至少一安定化步驟為一成核、沉澱及沉澱物生長步驟，詳言之為包含數個固定溫度階段之一熱處理。
  3. 如申請專利範圍第1或2項之方法，其中該弱化層(102)係以離子植入方式提供在該第一底材(101)中。
  4. 如申請專利範圍第1至3項中任一項之方法，其中對包含該氧化物層(104)之第二底材(103)進行之所述至少一安定化步驟，係在該兩個底材(101, 103)之接合步驟前進行。
  5. 如申請專利範圍第1至4項中任一項之方法，其中該第一底材(101)包含一半導體材料，詳言之為矽、鍺或矽與鍺之一化合物，及/或一種或多種III-V族半導體合金，及/或一種或多種IV族半導體合金。
  6. 如申請專利範圍第1至5項中任一項之方法，其中該第二底材(103)包含矽，詳言之為具有高間隙氧濃度之矽，優選者為具有至少大約12 × 1017 原子·cm-3 間隙氧濃度之矽。
  7. 如申請專利範圍第1至6項中任一項之方法，其中所述至少一安定化步驟為包含溫度在大約650℃至大約1200℃範圍內之數個固定溫度階段之一熱處理。
  8. 如申請專利範圍第7項之方法，其中一固定溫度階段之持續時間在從大約30分鐘至大約10小時之範圍內，優選者在從大約1小時至大約8小時之範圍內。
  9. 如申請專利範圍第7或8項之方法，其中一固定溫度階段之大氣環境可為氧化型，詳言之為以水及氧為主者，或為以氬氣體為主之非氧化型，詳言之為中性型。
  10. 如申請專利範圍第1至9項中任一項之方法，其更包括該複合底材(105)沿著該弱化層(102)劈裂步驟後之至少一平滑回火步驟，詳言之為快速熱回火。
  11. 如申請專利範圍第10項之方法，其中所述至少一平滑回火步驟係在從大約1075℃至大約1250℃範圍內，優選者為從大約1175℃至大約1230℃範圍內之溫度下進行，詳言之在大約1200℃之溫度下進行。
  12. 如申請專利範圍第10或11項之方法，其中所述至少一平滑回火步驟係進行從大約15秒至大約120秒範圍內，優選者為從大約20秒至大約90秒範圍內的一段時間，詳言之為大約30秒的一段時間。
  13. 如申請專利範圍第10至12項中任一項之方法，其中所述至少一平滑回火步驟係在一非氧化型大氣環境下進行，詳言之為包含氬及/或0%至大約50%氫組成之大氣環境。
  14. 如申請專利範圍第1至13項中任一項之方法，其更包括在該複合底材(105)沿著該弱化層(102)劈裂步驟後，回收該第一底材(101)之殘餘部分(1012)之一步驟。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773852B (zh) * 2017-12-05 2022-08-11 法商索泰克公司 製備施體底材殘餘物之方法，從該方法獲得之底材，以及此種底材之應用

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3091010B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure
FR3106019B1 (fr) * 2020-01-07 2021-12-10 Soitec Silicon On Insulator Procede de fabrication d’une structure de type semi-conducteur sur isolant pour applications radiofréquences
FR3108204B1 (fr) * 2020-03-10 2023-10-27 Commissariat Energie Atomique Procédé de suspension d’une couche mince sur une cavité avec effet raidisseur obtenu par pressurisation de la cavité par des espèces implantées
FR3119929B1 (fr) * 2021-02-15 2023-11-03 Soitec Silicon On Insulator Procede de fabrication d’une structure adaptee pour les applications radiofrequences, et substrat support pour ladite structure
US11955374B2 (en) * 2021-08-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming SOI substrate
CN114156179A (zh) * 2021-10-29 2022-03-08 中国科学院上海微系统与信息技术研究所 一种改善绝缘层上硅晶圆表面粗糙度的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1087041B1 (en) * 1999-03-16 2009-01-07 Shin-Etsu Handotai Co., Ltd Production method for silicon wafer and silicon wafer
JP2004537161A (ja) * 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率ｃｚシリコンにおけるサーマルドナー生成の制御
FR2838865B1 (fr) 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
JP2004006615A (ja) * 2002-04-26 2004-01-08 Sumitomo Mitsubishi Silicon Corp 高抵抗シリコンウエーハ及びその製造方法
WO2004008521A1 (ja) * 2002-07-17 2004-01-22 Sumitomo Mitsubishi Silicon Corporation 高抵抗シリコンウエーハ及びその製造方法
FR2858462B1 (fr) 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique
JP2005064405A (ja) 2003-08-20 2005-03-10 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法及びシリコンウェーハ
CN100461349C (zh) * 2003-10-21 2009-02-11 株式会社上睦可 高电阻硅晶片的制造方法以及外延晶片及soi晶片的制造方法
JP4655557B2 (ja) 2004-09-10 2011-03-23 信越半導体株式会社 Ｓｏｉ基板の製造方法及びｓｏｉ基板
EP1835533B1 (en) 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
FR2943458B1 (fr) 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
CN102130037B (zh) * 2010-12-27 2013-03-13 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
FR2983342B1 (fr) * 2011-11-30 2016-05-20 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue
JP6036732B2 (ja) 2014-03-18 2016-11-30 信越半導体株式会社 貼り合わせウェーハの製造方法
CN104952726A (zh) * 2014-03-26 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种用于无源器件的半导体衬底的制作方法
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773852B (zh) * 2017-12-05 2022-08-11 法商索泰克公司 製備施體底材殘餘物之方法，從該方法獲得之底材，以及此種底材之應用

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