TW202425147A - 功率元件及其製作方法 - Google Patents

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Abstract

一種功率元件包括電基板、磊晶層、井區、多個摻雜區、多個溝渠、第一氧化層、第二氧化層、多晶矽、二遮蔽區域、介電層及金屬導電層。藉由該等結構，使溝渠式金屬氧化物半導體場效電晶體具有通道式二極體，具有降低導通電壓及開關反應快的功能。本發明另提供一種前述功率元件的製作方法。

Description

功率元件及其製作方法
本發明涉及一種功率元件，特別是涉及一金屬氧化物半導體場效電晶體，其具有通道式二極體功率元件。
金屬氧化物半導體場效電晶體（MOSFET）被廣泛地應用在切換（power switch）元件上，近期有提出溝槽式（Trench）的碳化矽（SiC）技術應用於電動車及太陽能逆變器的領域中。
然而，對於以碳化矽為基材的金屬氧化物半導體場效電晶體而言，應用於功率元件時，其PN接面的順向偏壓較大，約在2-3Ev，相較於以矽基材的金屬氧化物半導體場效電晶體而言，僅需以較低的電壓即可導通電路（Turn on）。
故，如何通過結構設計的改良，來提升碳化矽（SiC）基材的金屬氧化物半導體場效電晶體的效能，以克服上述的缺陷，已成為該項事業所欲解決的重要課題之一。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種功率元件的製作方法，其包括：提供電基板，其摻雜有第一導電摻雜物，電基板具有第一表面及相對的第二表面。在第一表面上形成磊晶層，其具有第二導電摻雜物，與第一導電摻雜物的電性相同且濃度小於第一導電摻雜物，磊晶層具有佈植面。對佈植面佈植第三導電摻雜物，以形成井區（well），第三導電摻雜物的電性與第一導電摻雜物的電性不同。對井區佈植第四導電摻雜物，以形成多個摻雜區，相鄰二摻雜區之間具有間隔，第四導電摻雜物與第一導電摻雜物的電性相同。自佈植面向下開設多個溝渠（trench），每一溝渠穿過井區及摻雜區，延伸至磊晶層中，在相鄰的三個溝槽中，位於中間的溝槽定義閘極溝渠，位於閘極溝渠的兩側的溝槽分別定義源極溝渠。分別對源極溝渠的底面下佈植第五導電摻雜物，以形成遮蔽區域（shield region），第五導電摻雜物的電性與第一導電摻雜物不同。形成第一氧化層於佈植面、閘極溝渠的內壁面及二個源極溝渠的內壁面上。移除佈植面上及二個源極溝渠的內壁面上的第一氧化層。形成第二氧化層於二個源極溝渠的內壁面上，第二氧化層的厚度小於第一氧化層。分別於閘極溝渠、二個源極溝渠內摻雜多晶矽，以在閘極溝渠形成閘極區域（gate region），且在二個源極溝渠分別形成源極區域（source region）。形成介電層（dielectric layer）於閘極溝渠上。形成金屬導電層，覆蓋介電層且遮罩每一井區。
在一可行的實施例中，井區為多個，相鄰的二井區之間具有間距。
在一可行的實施例中，電基板為碳化矽（SiC）基板，第一導電摻雜物為N型摻雜物。
在一可行的實施例中，第一氧化層的厚度為40-60nm（nanometer）。第二氧化層的厚度為1-10nm（nanometer）。
在一可行的實施例中，間距為0.5-5um；溝渠的深度為0.5-5um，溝渠內的寬度為0.3-3um。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種功率元件，其包括：電基板、磊晶層、井區、多個摻雜區、多個溝渠、第一氧化層、第二氧化層、多晶矽、二遮蔽區域、介電層以及金屬導電層。電基板摻雜有第一導電摻雜物，電基板具有第一表面及相對的第二表面。磊晶層，位於第一表面上，磊晶層具有第二導電摻雜物，與第一導電摻雜物電性相同且濃度小於第一導電摻雜物，磊晶層具有佈植面。井區位於佈植面下，井區具有第三導電摻雜物，電性與第一導電摻雜物不同。多個摻雜區位於井區內，摻雜區具有第四導電摻雜物，第四導電摻雜物與第一導電摻雜物電性相同，相鄰二個摻雜區之間具有間隔。每一溝渠自佈植面向下穿過井區及摻雜區，且凸出於井區，在相鄰的三個溝槽中，位於中間的溝槽定義閘極溝渠，位於閘極溝渠的兩側的二個溝槽分別定義源極溝渠。第一氧化層位於閘極溝渠的內壁面上。二個第二氧化層分別位於二個源極溝渠的內壁面上，第二氧化層的厚度小於第一氧化層的厚度。多晶矽分別填充於閘極溝渠及二個源極溝渠，以分別形成閘極區域及二源極區域。二個遮蔽區域分別位於二個源極溝渠的底面下，遮蔽區域具有第五導電摻雜物，電性與第一導電摻雜物不同。介電層位在閘極溝渠上。金屬導電層覆蓋介電層且遮罩每一井區。
本發明的其中一有益效果在於，本發明所提供的功率元件的製作方法，其能通過“對源極溝渠的底面下佈植第五導電摻雜物，以形成遮蔽區域”的技術方案，以減少源極及閘極下方的壓電場。
本發明的其中一有益效果在於，本發明所提供的功率元件的製作方法，其能通過“金屬導電層、井區、摻雜區、源極區域、遮蔽區域、磊晶層以及電基板形成金屬通道二極體（參見下述）”的技術方案，藉由金屬通道二極體較小的閾值電壓，取代碳化矽的金屬氧化物半導體場效電晶體中PN接面，減少源極的順向偏壓。
本發明的其中一有益效果在於，本發明所提供的功率元件的製作方法，還能通過“井區為多個，金屬導電層、二井區之間、磊晶層以及電基板形成蕭特基二極體（參見下述）”的技術方案，藉由蕭特基二極體的順向偏壓小於1.7V的特性，有助於降低功率元件所需導通電路的電壓。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“功率元件及其製作方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
請參閱圖1，為本發明一實施例之功率元件1的製作方法S100之步驟流程示意圖。請併同參閱圖2至圖9，圖2為對應圖1所示實施例之步驟S1至步驟S4之示意圖。圖3為對應圖1所示實施例之步驟S5之示意圖。圖4為對應圖1所示實施例之步驟S6之示意圖。圖5為對應圖1所示實施例之步驟S7之示意圖。圖6為對應圖1所示實施例之步驟S8之示意圖。圖7為對應圖1所示實施例之步驟S9之示意圖。圖8為對應圖1所示實施例之步驟S10之示意圖。圖9為對應圖1所示實施例之步驟S11及步驟S12之示意圖。
功率元件1的製作方法S100包括步驟S1：提供電基板11，其摻雜有第一導電摻雜物，電基板11具有第一表面111及相對的第二表面112。步驟S2：在第一表面111上形成磊晶層12，其具有第二導電摻雜物，與第一導電摻雜物的電性相同且濃度小於第一導電摻雜物，磊晶層12具有佈植面121。步驟S3：對佈植面121佈植第三導電摻雜物，以形成井區13（well），第三導電摻雜物的電性與第一導電摻雜物的電性不同。步驟S4：對井區13佈植第四導電摻雜物，以形成多個摻雜區14，相鄰二個摻雜區14之間具有間隔，第四導電摻雜物與第一導電摻雜物的電性相同。步驟S5：自佈植面121向下開設多個溝渠15（trench），每一溝渠15穿過井區13及摻雜區14，延伸至磊晶層12中，在相鄰的三個溝槽中，位於中間的溝槽定義閘極溝渠151，位於閘極溝渠151的兩側的二個溝槽分別定義源極溝渠152。步驟S6：分別對源極溝渠152的底面下佈植第五導電摻雜物，以形成遮蔽區域19（shield region），第五導電摻雜物的電性與第一導電摻雜物不同。步驟S7：形成第一氧化層16於佈植面121、閘極溝渠151的內壁面及二個源極溝渠152的內壁面上。步驟S8：移除佈植面121上及二個源極溝渠152的內壁面上的第一氧化層16。步驟S9：形成第二氧化層17於二個源極溝渠152的內壁面上，第二氧化層17的厚度小於第一氧化層16。步驟S10：分別於閘極溝渠151、二個源極溝渠152內摻雜多晶矽18，以在閘極溝渠151形成閘極區域（gate region），且在二個源極溝渠152分別形成源極區域（source region）。步驟S11：形成介電層20（dielectric layer）於閘極溝渠151上。步驟S12：形成金屬導電層21，覆蓋介電層20且遮罩每一井區13。
如圖2所示，其包括圖1的實施例中步驟S1至步驟S4，電基板11摻雜有第一導電摻雜物，電基板11具有第一表面111及相對的第二表面112。電基板11可以是但不限於碳化矽（SiC）基板，依據一些實施例，第一導電摻雜物為N型摻雜物，例如磷、銻或砷。第二導電摻雜物與第一導電摻雜物的電性相同，且濃度小於第一導電摻雜物，依據一些實施例，第二導電摻雜物的濃度為1 ×10 16至1 ×10 19/cm 3。電基板11的第二表面112可設有電極層，在功率元件1裡作為汲極使用。磊晶層12具有佈植面121，在佈植面121佈植第三導電摻雜物，以形成井區13（well），第三導電摻雜物的電性與第一導電摻雜物的電性不同，依據一些實施例，第三導電摻雜物為P型摻雜物，例如硼、鋁、鎵或銦。依據一些實施例，第三導電摻雜物的濃度為1 ×10 16至1 ×10 18/cm 3。所述“佈植”可以是但不限於擴散摻雜，依據一些實施例，佈植為離子束摻雜。摻雜區14是用以降低源極區域及閘極區域（詳見下述）的阻抗。
如圖3所示，溝渠15向下穿過井區13及摻雜區14，且延伸至磊晶層12中。為說明溝渠15的作用及功能，以相鄰排列的三溝槽為例，位於中間的溝槽定義閘極溝渠151，位於閘極溝渠151的兩側的溝槽分別定義源極溝渠152。也就是說，在一排列順序上，源極溝渠152與閘極溝渠151為交錯排列。
如圖4所示，源極溝渠152的底面下佈植有第五導電摻雜物，形成遮蔽區域19，第五導電摻雜物的電性與第一導電摻雜物不同，例如第一導電摻雜物為N型摻雜物，第五導電摻雜物為P型摻雜物。遮蔽區域19遮蔽源極區域（詳見下述），以改善電場分布，降低壓電場。
如圖5所示，第一氧化層16位於佈植面121、閘極溝渠151的內壁面及二個源極溝渠152的內壁面上。依據一實施例，第一氧化層16為二氧化矽（SiO 2），是透過加熱氧化或是化學氣相沉積製成，本發明並無限制。
如圖6所示，在步驟S8中，保留閘極溝渠151內壁面上的第一氧化層16，移除佈植面121上及二個源極溝渠152的內壁面上的第一氧化層16，移除的方式可透過在電基板11上設置光阻及光罩，以顯影的方式移除佈植面121上及二個源極溝渠152的內壁面上的第一氧化層16。
如圖7所示，第二氧化層17位於二個源極溝渠152的內壁面上，依據一實施例，第二氧化層17為二氧化矽，是透過加熱氧化或是化學氣相沉積製成，本發明並無限制。第二氧化層17比第一氧化層16薄，依據一實施例，第一氧化層16的厚度為40-60nm（nanometer）。第二氧化層17的厚度為1-10nm（nanometer）。
如圖8所示，在依序排列的三溝渠15中，分別於閘極溝渠151、二個源極溝渠152內摻雜多晶矽18，以分別形成閘極區域及二個源極區域。依據一些實施例，在摻雜多晶矽18後，以蝕刻或化學機械研磨（CMP）的方式移除凸出於佈植面121的多晶矽18以及第二氧化層17。前述的遮蔽區域19位於源極區域下方，遮蔽區域19可改變源極區域的電場分布，降低壓電場。介電層20位於佈植面121上，依據一些實施例，介電層20是由化學氣相沉積於佈植面121上，並且移除閘極溝渠151上方以外的地方，使介電層20僅位於閘極溝渠151上方。
如圖9所示，金屬導電層21位於佈植面121上，金屬導電層21覆蓋介電層20且遮罩每一井區13。在此實施例中，在縱向上，金屬導電層21、井區13、摻雜區14、源極區域、遮蔽區域19、磊晶層12以及電基板11形成MOS通道二極體（MOS Channel Diode,  MCD），其閾值電壓（Threshold Voltage）小於2V。藉此MOS通道二極體結構，可取代碳化矽的金屬氧化物半導體場效電晶體中PN接面的結構，降低源極的順向偏壓。換言之，降低功率元件1所需導通電路（Turn On）的電壓。
請參閱圖10，為本發明一實施例之功率元件1之剖面示意圖。依據一些實施例，在前述步驟S3中，井區13為多個，相鄰的二個井區13之間具有間距，如圖10所示。此時，該實施例除具有上述金屬通道二極體結構外，在縱向上，金屬導電層21、二個井區13之間、磊晶層12以及電基板11形成蕭特基二極體（SBD），蕭特基二極體的順向偏壓小於1.7V，亦有助於降低功率元件1所需導通電路（Turn On）的電壓。二井區13之間的間距、溝渠15的深度及寬度影響金屬通道二極體以及蕭特基二極體的效能，在一些實施例中，前述的間距為0.5-5um。溝渠15的深度為0.5-5um。溝渠15內的寬度為0.3-3um。然而，本發明並不以此為限制。
請再參閱圖9，本發明還提供一種功率元件1，包括電基板11、磊晶層12、井區13、多個摻雜區14、多個溝渠15、第一氧化層16、第二氧化層17、多晶矽18、二個遮蔽區域19、介電層20以及金屬導電層21。關於電基板11、磊晶層12、井區13、多個摻雜區14、多個溝渠15、第一氧化層16、第二氧化層17、多晶矽18、二個遮蔽區域19、介電層20以及金屬導電層21的說明請參閱上述，在此不再贅述。
請參閱圖11至圖14，分別為本發明一實施例之功率元件1之俯視圖。依據圖11所示的實施例，源極區域與閘極區域交錯設置，功率元件1有一半的部分為源極區域。二個相鄰MOS通道二極體之間隔著閘極區域，源極區域與閘極區域之間具有蕭特基二極體。依據圖12所示的實施例，其與圖11所示的實施例不同的地方在於，圖12所示的實施例不具有蕭特基二極體，僅存在多個MOS通道二極體。依據圖13所示的實施例，源極區域與閘極區域呈現條狀，兩者交錯設置。二個相鄰MOS通道二極體之間隔著閘極區域，源極區域與閘極區域之間具有蕭特基二極體。依據圖14所示的實施例，其與圖13所示的實施例不同的地方在於，圖14所示的實施例不具有蕭特基二極體，僅存在多個MOS通道二極體。
[有益效果]
本發明的其中一有益效果在於，本發明所提供的功率元件1的製作方法S100，其能通過“對源極溝渠152的底面下佈植第五導電摻雜物，以形成遮蔽區域19”的技術方案，以減少源極下方的壓電場。
本發明的其中一有益效果在於，本發明所提供的功率元件1的製作方法S100，其能通過“金屬導電層、井區13、摻雜區14、源極區域、遮蔽區域19、磊晶層12以及電基板11形成MOS通道二極體”的技術方案，藉由MOS通道二極體較小的閾值電壓，取代碳化矽的金屬氧化物半導體場效電晶體中PN接面，減少源極的順向偏壓。
本發明的其中一有益效果在於，本發明所提供的功率元件1的製作方法S100，還能通過“井區13為多個，金屬導電層、二井區13之間、磊晶層12以及電基板11形成蕭特基二極體”的技術方案，藉由蕭特基二極體的順向偏壓小於1.7V的特性，有助於降低功率元件1所需導通電路的電壓。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1:功率元件 11:電基板 111:第一表面 112:第二表面 12:磊晶層 121:佈植面 13:井區 14:摻雜區 15:溝渠 151:閘極溝渠 152:源極溝渠 16:第一氧化層 17:第二氧化層 18:多晶矽 19:遮蔽區域 20:介電層 21:金屬導電層 S100:功率元件的製作方法 S1-S12:步驟
圖1為本發明一實施例之功率元件製作方法之步驟流程示意圖。
圖2為對應圖1所示實施例之步驟S1至步驟S4之示意圖。
圖3為對應圖1所示實施例之步驟S5之示意圖。
圖4為對應圖1所示實施例之步驟S6之示意圖。
圖5為對應圖1所示實施例之步驟S7之示意圖。
圖6為對應圖1所示實施例之步驟S8之示意圖。
圖7為對應圖1所示實施例之步驟S9之示意圖。
圖8為對應圖1所示實施例之步驟S10之示意圖。
圖9為對應圖1所示實施例之步驟S11及步驟S12之示意圖。
圖10為本發明一實施例之功率元件之示意圖。
圖11為本發明一實施例之功率元件之俯視示意圖。
圖12為本發明一實施例之功率元件之俯視示意圖。
圖13為本發明一實施例之功率元件之俯視示意圖。
圖14為本發明一實施例之功率元件之俯視示意圖。
S100:功率元件的製作方法
S1-S12:步驟

Claims (10)

  1. 一種功率元件的製作方法，其包括： 提供一電基板，其摻雜有一第一導電摻雜物，所述電基板具有一第一表面及相對的一第二表面； 在所述第一表面上形成一磊晶層，其具有一第二導電摻雜物，與所述第一導電摻雜物的電性相同且濃度小於所述第一導電摻雜物，所述磊晶層具有一佈植面； 對所述佈植面佈植一第三導電摻雜物，以形成一井區，所述第三導電摻雜物的電性與所述第一導電摻雜物的電性不同； 對所述井區佈植一第四導電摻雜物，以形成多個摻雜區，相鄰二所述摻雜區之間具有間隔，所述第四導電摻雜物與所述第一導電摻雜物的電性相同； 自所述佈植面向下開設多個溝渠，每一所述溝渠穿過所述井區及所述摻雜區，延伸至所述磊晶層中，在相鄰的三個所述溝槽中，位於中間的所述溝槽定義一閘極溝渠，位於所述閘極溝渠的兩側的二個所述溝槽分別定義一源極溝渠； 分別對所述源極溝渠的一底面下佈植一第五導電摻雜物，以形成一遮蔽區域，所述第五導電摻雜物的電性與所述第一導電摻雜物不同； 形成一第一氧化層於所述佈植面上、所述閘極溝渠的內壁面及二所述源極溝渠的內壁面上； 移除所述佈植面上及二個所述源極溝渠的內壁面上的所述第一氧化層； 形成一第二氧化層於二個所述源極溝渠的內壁面上，所述第二氧化層的厚度小於所述第一氧化層； 分別於所述閘極溝渠、二個所述源極溝渠內摻雜多晶矽，以在所述閘極溝渠形成一閘極區域，且在二個所述源極溝渠分別形成一源極區域； 形成一介電層於於閘極溝渠上；以及 形成一金屬導電層，覆蓋所述介電層且遮罩每一所述井區。
  2. 如請求項1所述的功率元件的製作方法，其中所述井區為多個，相鄰的二個所述井區之間具有間距。
  3. 如請求項1所述的功率元件的製作方法，其中，所述電基板為碳化矽基板，所述第一導電摻雜物為N型摻雜物。
  4. 如請求項1所述的功率元件的製作方法，其中，所述第一氧化層的厚度為40-60nm；所述第二氧化層的厚度為1-10nm。
  5. 如請求項2所述的功率元件的製作方法，其中，所述間距為0.5-5um；所述溝渠的深度為0.5-5um，所述溝渠內的寬度為0.3-3um。
  6. 一種功率元件，其包括： 一電基板，其摻雜有一第一導電摻雜物，所述電基板具有一第一表面及相對的一第二表面； 一磊晶層，位於所述第一表面上，所述磊晶層具有一第二導電摻雜物，與所述第一導電摻雜物電性相同且濃度小於所述第一導電摻雜物，所述磊晶層具有一佈植面； 一井區，位於所述佈植面下，所述井區具有一第三導電摻雜物，電性與所述第一導電摻雜物不同； 多個摻雜區，位於所述井區內，所述摻雜區具有一第四導電摻雜物，所述第四導電摻雜物與所述第一導電摻雜物電性相同，相鄰二所述摻雜區之間具有間隔； 多個溝渠，每一所述溝渠自所述佈植面向下穿過所述井區及所述摻雜區，且凸出於所述井區，在相鄰的三個所述溝槽中，位於中間的所述溝槽定義一閘極溝渠，位於所述閘極溝渠的兩側的二個所述溝槽分別定義一源極溝渠； 一第一氧化層，位於所述閘極溝渠的一內壁面上； 二第二氧化層，分別位於二個所述源極溝渠的一內壁面上，所述第二氧化層的厚度小於所述第一氧化層的厚度； 多晶矽，分別填充於所述閘極溝渠及二個所述源極溝渠，以分別形成一閘極區域及二個源極區域； 二遮蔽區域，分別位於二個所述源極溝渠的底面下，所述遮蔽區域具有一第五導電摻雜物，電性與所述第一導電摻雜物不同； 一介電層，位在所述閘極溝渠上；以及 一金屬導電層，覆蓋所述介電層且遮罩每一所述井區。
  7. 如請求項6所述的功率元件，其中，所述井區為多個，相鄰的二個所述井區之間具有間距。
  8. 如請求項6所述的功率元件，其中，所述電基板為碳化矽基板，所述第一導電摻雜物為N型摻雜物。
  9. 如請求項6所述的功率元件，其中，所述第一氧化層的厚度為40-60nm；所述第二氧化層的厚度為1-10nm。
  10. 如請求項7所述的功率元件，其中，所述間距為0.5-5um；所述溝渠的深度為0.5-5um，所述溝渠內的寬度為0.3-3um。
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