TW385403B

TW385403B - Clock signal generating circuit using variable delay circuit

Info

Publication number: TW385403B
Application number: TW086119690A
Authority: TW
Inventors: Yasuhiko Takahashi
Original assignee: Nippon Steel Corp
Priority date: 1996-12-26
Filing date: 1997-12-24
Publication date: 2000-03-21
Also published as: US20010015667A1; US6577181B2; US20020053933A1; US6265903B1; US5990714A; US20020057122A1; US6448832B1; US6346843B2

Description

經濟部中央標準局員工消費合作社印製 A7 __B7___ 五、發明説明G ) 發明背景發明領域本發明係關於時脈信號產生電路，且更特別的是—種可適當地形成在一個半導體積體電路上且可用一個高頻的振幅信號來搡作的時脈信號產生電路，本發明也係關於一種使用於時脈信號產生電路的相位比較器與可變延遲電路相關技術敘述就如一個微處理器或一個包含半導體記億體等等的半導體積體電路被要求以一個較高的頻率來操作一樣，一個用於L S I晶片之間同步的系統時脈或一個用於分別的 L S I晶片之內電路之間同步的內部時脈在近年來被要求有一個較高的頻率也有增加的趨勢。爲了使如此一個從一個外在L S I晶片供給當作一個系統時脈的外在時脈與如此一個用於L S I晶片內部電路的內部時脈同步，使用了一個相位鎖上迴圈（P L L )電路》P L L電路的功能是基於二個頻率之間的相位差來控制一個振盪器的頻率》—個習知技術P L L電路的操作將被簡要地使用圖1的方塊圖來說明。圖示說明的P L L電路包含一個輸入電路1用於接收一個外部時脈信號Clkin，一個相位比較器1 0用於比較此外部時脈信號與一輝內部時脈信號的相位，一個迴圈濾波器8用於過濾從相位比較器10接收的相位差別比較電壓本紙張尺度適用中國國家輮準（CNS>A4規格（210X297公釐） {請先閱讀背面之注意事項再填艿本頁)

*1T 蠓 -4- II A7 B7 經濟部中央標準局貝工消費合作社印製五、發明説明) 信號以產生一個控制電壓信號||彳與一個電壓控制振盪器1(1 此將只被參照爲VCO)9用於基於從迴圈濾波器8的控制電壓信號來控制一個頻率·一個由電壓控制振盪器9所產生的內部時脈信號被應用到相位比較器10當作一個信號 P L L。於此狀況下，從一個外部時脈信號輸入終端5接收的外部時脈信號Clkin首先由輸入電路1所放大成一個可用於 P L L電路的信號。相位比較器10比較此放大的信號與由V C Ο 9產生的內部時脈信號的相位並經由迴圈濾波器 8送出它的比較結果到VC09。於相位比較這些信號Clkin和P L L 1時，假如信號 Clkin在相位是超前信號P L L 1，則由迴圈濾波器8所產生的控制電壓信號的値被增加以增加V C 0 9輸出信號的頻率。假如是信號P L L 1超前信號Clkin，則V C 0 9輸出信號的頻率會被控制而減少以便不產生信號Clkin和P L 1間的相位差》更進一步地，一個延遲鎖上迴圈（D L L )電路被使用來使信號Clkin與被延遲一個循環的下一個時脈的一個上升緣同步。此與P L L電路類似方法操作的D L L電路備有一滯延線用於延遲輸入信號一個循環β亦即，D L L電路提供一個相對應於同步操作一個循環的延遲，且它可以容許的頻率範圍是被限制了的。這麼來，LS I晶片就被設計來使用以PLL或者 D L L電路來校正於外部與內部時脈之間的相位差以便傳 (請先閱讀背面之注意事項再填艿本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐〉 -5- 經濟部中央標準局員工消費合作社印製 A7 ____B7____ 五、發明説明) 送一個準確的信號》同時，因爲L S I的操作頻率在這些年增加了，信號的振幅被減少了。因此，當它需要使用一個外部信號於一個內部電路時，输入電路1執行它的放大操作變成是必要的，其引起輸Λ電路1的一個處理延遲》更進一步地，即使是一個傳送經過連接從一個输入終端到電路線路的信號也會被延遲。進一步說，L S I晶片的操作速度被晶片周圍的環境所影響，因此，譬如，溫度或電壓値將引起一個振盪器的振動頻率有變化或输入電路的本身操作本身會被延遲。發明槪要 *' 所以本發明的一個目的是在一個操作在高頻的L S I 晶片上提供時脈信號產生電路，其能建立於外部與內部時脈之間的準確同步並減少由環境變化所引起的同步性移位〇本發明的另外目的提供一種時脈信號產生電路，其使用一個二進位碼來對一個可變延遲電路設定一個延遲以對一個內部時脈實行細微延遲的調整。按照本發明的一觀點，上述之目的需要一個信號產生電路來達到，此電路包含一個用於放大一個輸入信號並輸出一個放大的信號當作一個第一個內部信號的輸入電路；一個基於一個控制信號用於延遲第一個內部信號並輸出一個延遲的信號當作一個第二個內部信號的可變延遲電路：一個用於發現在輸入信號和第二個內部信號之間的相位差本紙張尺度適用中國國家標準（CNS ) A4*t格（2丨ΟΧ297公釐) ~ ：~ (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消费合作社印製 A7 B7五、發明説明& ) 並輸出一個相位差信號指示相位差的相位比較器；與一個基於相位差信號用於產生控制信號與控制電路。因爲本發明的信號產生電路安排如上述，一個例如於外部與內部時脈信號之間的相位差的比較可以沒有輸入電路的任何介入，如此經由輸入電路引起的延遲影響能被消除。 . 更進一步地，甚至對於一個高頻且小振幅的信號，它的相位比較仍能正確地進行。可用於上面的信號產生電路的相位比較器包含差動輸入機構包含第一個電晶體，其包含一個輸入時脈信號應用到它們的閘和第二個電晶體有一個參考電壓信號應用到們的閘用於輸出一個電壓來指示輸入時脈信號和參考電壓信號之間的差異：與第一個電晶體串連的第一個交換電晶體，用於在它們的閘接收一個內部時脈信號用於和輸入時脈信號比較：與第二個交換電晶體串連的第二個交換電晶體，用於在它們的閘接收內部時脈信號。按照本發明的另外觀點是提供一種信號產生電路，其包含一個輸入電路用於放大一個输入信號：一個第一個可變延遲電路用於延遲輸入電路的一個輸出信號；一個第二個可變延遲電路用於延遲第一個可變延遲電路的輸出信號，其延遲時間是第一個和第二個持續期間中之一；一個相位比較器電路用於發現在輸入信號和第二個可變延遲電路的輸出信號之間的相位差；與控制機構用於控制第二個可變延遲電路以引起第二個可變延遲電路的延遲時間以便轉 --------Is-- • * , m V (請先閱讀背面之注意事項再填寫本頁) 丁 -* 本紙張尺度適用中國國家樣隼（CNS ) A4規格（210X297公釐）經濟部中央標準扃貝工.消費合作社印策 A 7 B7五、發明説明) 換於第一個和第二個持纘期間之間，同時也用於控制第一個和第二個可變延遲電路以使輸入信號的相位基於相位比較器電路的輸出而永遠和第二個可變延遲電路的輸出信號 —致。相對應於輸入時脈信號的一個時期，第二個可變延遲電路交互地轉換在零延遲和一個時期延遲之間》交互地應用到相位比較器電路的是一個經由第一個可變延遲電路一個時期的時脈信號與一個經由第一個和第二個可變延遲電路延遲二個時期的時脈信號。當第二個可變延遲電路的延遲正確地對應於零延遲或二個時期的延遲時，相位比較器電路的輸入相位的移位只被第一個2可變延遲電路引起。爲此緣故，第二個可變延遲電路的延遲先被設定，第一個可變延遲電路的延遲被控制來調整相位，第二個可變延遲電路的延遲是可控制地設定在一個時期延遲來調整相位。控制機構是如此執行它的控制操作以便使輸入時脈信號的相位總是與由第一個可變延遲電路延遲一個時期的時脈信號的相位一致。因此，即使當溫度變化等等引起第二個可變延遲電路的延遲變化，第二個可變延遲電路的延遲會被控制來使上面的回饋迴圈壓制此相位變異。一個可用於上面信號產生電路的可變延遲電路整合— 個從一個可變電流供給電路基於一個輸入時脈信號供給的電流來產生一個輸出時脈信號以相對應於輸入時脈信號的延遲：其可變延遲電路包含一個主要電晶體；與—群多支串連的從屬電晶體對，其包含第一個和第二個從屬電晶體本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 〇 (請先閱讀背面之注意事項再填寫本頁) 訂 A7 一 ____ B? 五、發明説明) 在它們的閘連接到主要電晶體且在它們的源極與排極串連，第一個選擇電晶體用於補償地短路第一個從屬電晶體的這些源極與排極，第二個選擇電晶體用於補償地短路第二個從屬電晶體的這些源極與排極，用於改變第一個和第二個選擇電晶體對操作上的型式以便轉換它們的输出電流藉以控制一個輸出時脈信號的延遲》於此可變延遲電路，於從屬電晶體對群的從屬電晶體對可結合一個二進位碼的位元用於簡單地設定延遲。經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 另外一個可用於上面的信號產生電路的可變延遲電路包含一個整合電流控制部份與一個整合電路部份用於整合一個從整合電流控制部份基於輸入時脈信號來供給的電流以便相對應於輸入時脈信號的延遲產生一個輸出時脈信號 :於此狀況下，整合電路部份包含驅動電晶體用於從整合電流的控制部份接收電流：電容機構用於在其中儲存經由驅動電晶體的電荷；與閘電位校正機構，其連接到驅動電晶體的閘並有一個電容大體而言是相對應於驅動電晶體的閘與源極之間和閘與排極之間的電容量其中一個，用於在相反方向改變驅動電晶體的一個閘電位以反應到於驅動電晶體和電容機構之間連接點的電位變化。因此，即使一個由L S I晶片溫度或其間的內部電路引起的小延遲都能被消除，且特別地是在一個高速的積體電路仍能建立準確的同步。 <圖示簡述> 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0><297公釐）經濟部中央標準局員工消费合作社印裂 A7 _B?五、發明説明6 ) 圖1是一個習知技術的時脈信號產生電路的方塊圖；圖2是一個按照本發明實施例的一個信號產生電路的方塊圖；圖3是一個使用於圓2的信號產生電路的相位比較器的電路圖；圖4是一個按照本發明第二個實施例的一個信號產生電路的方塊圖；圖5是一個使用於圖4的信號產生電路的可變電流供給電路的電路圖；圖6是一個使用於圖4的信號產生電路的整合電流控制電路；圖7是一個使用於圖4的信號產生電路的整合電路；和圖8 A到圖8 D顯示圖5到7電路的模擬結果。主要元件對照 1 輸入電路 2 延遲電路 3 相位比較器 4 控制電路 5 外部時脈信號 6 參考電壓信號 7 內部電路 8 迴圈濾波器本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0X297公釐） (請先閱讀背面之注意事項再4艿本頁)

-10- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明fe ) 9 電壓控制振盪器 1 0 相位比較器 31 整合電路 3 2 感應放大器 3 3 鎖存電路 4 1 差動輸入電路 4 2 相位比較電路 4 4 第一個可變延遲電路 4 5 第二個可變延遲電路 4 6 可變電流供給來源電路 4 7 第三個可變延遲電路 4 8 控制電路 4 9 內部操作時脈信號〇 5 〇內部操作時脈信號1 較佳實施例敘述 (第一個實施例）圖2是一個按照本發明的第一個實施例的一個信號產生電路的方塊圖。本實施例的產生電路包含一個外部時脈信號輸入終端5用於接收一個外部時脈信號Clkin當作一個輸入，一個參考電壓輸入終端6用於接收一個參考電壓信號Refin當作一個輸入，一個輸入電路1，一個延遲電路2 ，一個相位比較器3與一個控制電路4。在此信號產生電路可以包含一個使用上面內部時脈信號的內部電路7。相本紙張尺度通用中國國家揉準（CNS > A4規格（210X297公釐） (請先閲讀背面之注意事項再填舄本頁)

f 經濟部中央標準局貝工消費合作杜印製 A7 ___ B7______五、發明説明6 ) 位比較器3被提供來建立於外部時脈信號Clkin與用在內部電路的內部時脈信號Iclk之間的同步，在此端延遲電路2提供一個合適的延遲。從外部時脈信號輸入終端5接收的外部時脈信號Clkin 是首先由輸入電路1來放大。於近來的L S I晶片，信號徑幅被壓制到一個小的水平以便允許以一個高頻來傳送信闕。因此，爲了獲得如此一個可由一個數位電路處理的電歷，進行了上述的放大。輸入電路1的放大涉及一個輕微的延遲》於習知技術的相位比較電路，相位比較是在輸入 _路1產生的延遲影響之下來進行的。輸入電路1的一個梢在其中放大和延遲的輸出信號經由延遲電路2作適量的延遲。延遲電路2可以是多樣類型中的一個，但一個可程式化的延遲電路被使用爲這個例子的延遲電路2。可程式化的延遲電路是一個電路可以當接數一個外部控制信號時能提供一個任意的延遲寬度藉以調整，譬如，一個將適合於後面階段的內部電路7等等的時脈。一個用於控制可程式化的延遲電路的延遲的控制信號是從控制電路4接收的。上面的控制信號是基於外部時脈信號Clkin，參考電壓信號Refin和內部時脈信號Iclk來產生的。一個有合適延遲的延遲電路2的輸出信號不只被送到內部電路7當作內部時脈信號Iclk，同時也送到過後將被說明的相位比較器3。從外部時脈信號輸入終端5接收的外部時脈信號Clkin 被應用到上面的輸入電路1且同時地也直接應用到相位比 (請先閱讀背面之注意事項再填寫本頁

訂 .%/- -e«^ n · \ 本紙張尺度適用中國國家樣车（CNS ) A4規格（210X297公釐} -12- , ' A7 B7 經濟部中央標準局負工消费合作社印簟五、發明説明) 較器3·如上述，當作延遲電路2的輸出且有合適延遲的內部時脈信號同時也被應用到相位比較器3。另一方面，從參考電壓輸入終端6接收的參考電壓信號Refin同時也被直接地應用到相位比較器3。應甩到相位比較器3的外部時脈信號Clkin，內部時脈信號Iclk與參考電壓信號Refin被處理並經由如此一個如顯示於圖3相位比較器3來輸出。更詳細地，圖3的相位比較器3包含一個整合電路3 1，感應放大器3 2與一個鎖存電路3 3 ·圖 3電路的操作將說明。一個接收外部時脈信號Clkin的電晶體N 1 5 7和一個接收參考電壓信號Refin的電晶體N 2 3 4在寄生電容上實行它們的充電和放電操作，諸如於它們的閘和排閘極之間的電容以反應PMOS電晶體P246，P247及 P 2 5 8的操作β雖然於圖3中NMO S電晶體已被使用爲輸入電晶體，本發明不受限於此特定的例子，茸可D1畏使用Ρ和Ν類型端視信號水平而定。首先，當內部時脈信號Iclk是在它的低水平時，整合節點s t 0C和s t 〇 r是經由PMOS電晶體P246 , PP247和P248預充電到Vdd » 接著，當內部時脈信號Iclk從它的低水平（L )改變到高水平（H)時，預充電的PMOS電晶輯P246， P 2 4 7和P 2 4 8是全部關掉，反之電晶體N2 3 7和 N2 38則被打開。然而，NMOS電晶體N235和N 2 3 6是由一個信號c 3 b驅動，信號c 3 b是經由一個 (請先閱讀背面之注意事項再填寫本頁)

訂 S, > ί 本紙張尺度逋用中國國家揉準（CNS } Α4規格（210Χ297公釐） -13- i i 經濟部中央樣準局貝工消費合作杜印製 A7 ____B7 五、發明説明（η ) 反相器i V 2 4 4轉化內部時脈信號Iclk而獲得的，因此，當內部時脈信號Iclk從它的L改變到Η水平時，信號c 3 b 被從它.的Η改變到L水平，藉以這些電晶體N2 3 5和N 2 3 6被關掉》當反相器i 2 4 4現在被設定因此輸出信號相對慢慢地落下時，內部時脈信號Iclk與信號c 3 b兩者有很短的時間在它們的Η狀態，於其持續期間這些電晶體n 1 5 7和 Ν2 3 4使整合節點s t 0 c和s t 0 r依照它們的輸入電壓而分別地被放電。在整合操作被完成之後，感應放大器3 2放大一個在整合節點s t 〇 c和s t 〇 r之間細緻的電位差到一個邏輯水平。感應放大器由二組反相器電路組成，其輸入被連接到這些節點s t 〇 c和s t 0 r而其輸出分別地被連接到節點s t 2 r和s t 2 c。每個反相器電路當它的輸入電壓是接近V d d時會被驅動到它的L水平：反之，當它的輸入電壓是接近L水平時會被驅動到它的Η水平。因此，當在節點s t 0 r的電壓比節點s t 0 c的電壓更接近 V d d時，一個有節點s t 0 r當作它的输入的反相器電路的輸出是比有節點s t 2 c當作它的輸入的反相器電路的輸出更接近它的L水平》於此狀況下，一個反及閘n d 2 2 5 5只在內部時脈信號Ic1k的Η水平時期動作來控制感應放大器的驅動持續期間。同時，既然資料鎖存是經由提供在後者階段的 {請先閱讀背面之注意事項再填寫本頁)

本紙張尺度通用中國國家標準（CNS ) Α4規格（210X297公釐） -14- 經濟部中央標準局負工消费合作社印装 A7 ______B7五、發明説明纟2 ) NAND正反器來進行的，一個低水平输入由於信號延遲將會引起一個中介値資料的鎖存。爲避免此現象，圖示說明的反相器電路包含二個階段的反相器i 2 6 2，i v 265與1乂263’17264。第一個階段的反相器 i v262和i v263被設定爲有一個很低的邏輯門限，然而第二個階段的反相器i v 2 6 4和i v 2 6 5被設定爲有一個髙的邏輯門限，如此來防止當鎖存中介値時的 L水平輸入被引起。結果，可保證當信號從它的Η改變到 L水平或從它的L改變到Η水平時，鎖存的輸出只在L或 Η水平被完整地建立後才被改變。這麼來，從外部時脈信號輸入終端5接收的外部時脈信號Clkin被應用到輸入電路I同時也應用到相位比較器3 用於直接的相位比較，藉以產生內部時脈信號而避免输入電路I的延遲所引起的影響。以圖3的電路，外部時脈信號Clkin與參考電壓信號 Refin的振幅是比內部時脈信號Iclk的振幅小•內部時脈信號Iclk是一個一般的邏輯水平信號，反之外部時脈信號 Clkin與參考電壓信號Refin是一個電晶體一電晶體一水平的水平信號。爲此緣故，於習知技術中，當這兩個時脈信號被比較時*外部時脈信號Clkin與參考電壓信號Refin通常被放大到邏輯水平信號以用於相位比較器。然而，上面的放大涉及一個延遲，使得它正確的相位比較因而失能了。然而*按照本發明，外部時脈信號Clkin與參考電壓信號Refin 被使用來當作差動输入電路的閘輸入，而內部時脈信號Iclk 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐) · ις· " (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A7 B7五、發明説明b ) 被供給到與差動輸入電路的電晶體串連的交換電晶體的閘，藉以差動輸入電路的電晶體能操作來比較兩個時脈信號的相位而不管其信號振幅。信號產生電路的一個在其中被放大並指示相位差別的輸出信號被使用來當作一個時脈以用於後面階段的內部電路。此內部電路包含，譬如，一個半導體記億體電路的 D R A Μ。於此內部電路，能產生與外部時脈信號Clkin同步的內部時脈信號Iclk並同時也有充分的振幅》如前面所說明的，按照此本實施例，外部供給的時脈信號被用於直接的相位比較，因此於習知技術不能夠被避免的輸入電路的延遲影響能被避免了且能產生如此準確的內部時脈信號》更進一步，既然相位差一旦被轉換成整合節點的細微的電位差然後由感應放大器所放大，能避免使用於習知技術邏輯電路的相位比較器或相位探測器由於閘延遲所不能偵測的小相位差，如此能獲得一個可獨立於邏輯速度來操作的相位比較器》 (第二個實施例）本發明的第二個實施例經由參照伴隨的圖示將被說明，圖4是一個按照本發明的信號產生電路的第二個實施例的簡要方塊圖，而圖5到7分別地顯示使用於信號產生電路的詳細的可變電流供給電路，第二個與第三個可變延遲電路。於圖5至7中，分別地，圖5的點（1 )連接到圖 {請先閱讀背面之注意事項再填苑本頁)

本紙張尺度適用中國國家標奉（CNS ) A4規格（210X297公釐） -16- A7 B7 經濟部中央標準局員工消费合作杜印製五、發明説明（i4 ) 6的點（1)，圖6的點（2)連接到圖8的點（2)，而圖6的點（3)連接到圖7的點（3)。圖4的信號產生電路包含一個外部時脈信號被應用到此的輸入終端5，一個參考電壓信號被應用到此的輸入終端6，一個用於比較外部時脈信號與參考電壓信號以產生 —個時脈信號的差動輸入電路41，串連來延遲一個差動輸入電路4 1的輸出的第一個和第二個可變延遲電路4 4 和4 5，一個反相器43 * —個相位比較電路4 2用於比較一個外部時脈信號的相位與第二個可變延遲電路4 5的 —個輸出的相位，一個控制電路4 8用於產生一個控制信號基相位比較電路4 2的一個输出信號來控制可變延遲電路4 4和4 5的延遲，一個可變電流供給來源電路4 6用於對應從控制電路4 8接收的控制信號來改變它的輸出，一個第三個可變延遲電路4 7用於產生一個內部時脈信號。被連接到可變電流供給來源電路4 6的可變延遲電路4 5與4 7功能是根據可變電流供給源電路4 6的輸出電流來改變它們的延遲。可變電流供給源電路4 6的細節與可變延遲電路4 5與4 7過後會參考圔5到7來說明。在本實施例中，由第三個可變延遲電路47所產生的內部時脈信號被反相器4 9與5 0擷取當作內部操作0與 1。內部操作時脈信號0和1被使用來當作，譬如，用於記憶體本身的操作的時脈信號。於圖4，應用被外部時脈信號輸入終端的外部時脈信號被差動輸入電路41所放大到一個數位電路能處理的電 (請先閱讀背面之注意事項再填寫本頁)

•1T ! 本紙張尺度適用中國國家標準（CNS ) A4規格（210X25»7公釐） -17- 經濟部中央標準局員工消费合作杜印製 A7 _B7 五、發明説明（|5 ) 壓。於近來L S I晶片的情況，它們的信號振幅被壓制到一個小的水平以便在高頻傳送信號，爲此目的，差動輸入電路41被使用來放大外部時脈信號到如此一個振幅而可充分地使用於晶片。於此連接下，由差動輸入電路4 1的信號放大產生了時脈信號的一個延遲。於顯示於圖1的習知技術的相位比較電路中，它的相位比較是在差動輸入電路產生的延遲的影響之下來進行的。藉以放大與稍延遲的差動輸入電路4 1的一個输出信號被下一個階段的延遲電路作一個適量的延遲，在本實施例中，可變延遲電路4 4 ，4 5和4 7是因此目的而提供的•第二個可變延遲電路 45被安排轉換於零延遲與一個時期延遲之間’零延遲時，第一個可變延遲電路4 4的輸出信號的相位沒有任何延遲，一個時期延遲時，其輸出信的相位是100%被延遲，亦即，延遲一個時期的時間。雖然第二個可變延遲電路已在前面被說明了它的延遲時間是零或一個時期，在實際電路上是不可能來*行—個完美的零延遲。第二個可變延遲電路如此交替地改變於零延遲與一個時期延遲之間實際上是表示轉換於'^最小延遲 #和'^最小延遲加一個時期〃之間。更進一步地，第一個可變延遲電路的一個時期延遲實際上是表示延遲％最小延遲加一個時期'。當第二個可變延遲電路4 5提供一個零延遲時’第— 個可變延遲電路4 4動作來調整它的延遲如此以致於應用於相位比較電路4 2的時脈信號相對應於外部時脈信號被 (請先閲讀背面之注意事項再填寫本頁) Μ 訂 λ 本紙張尺度適用中國國家梯率（CMS ) Α4規格（2丨ΟΧ297公釐） -18 - 經濟部中央標準局員工消费合作社印裝 A7 ____ B7五、發明説明纟6 ) 延遲一個時期。所以，當第二個可變延遲電路4 5提供一個時期延遲時，第一個可變延遲電路4 4動作來調整它的延遲如此以致於應用於相位比較電路4 2的時脈信號相對應於外部時脈信號被延遲兩個時期。時脈信號的同步是以下面的程序來進行的。 (步驟1):一個控制信號C1被使用來設定第二個可變延遲電路4 5在一個零延遲。而第一個可變延遲電路 4 4被控制來調整它的延遲於如此一個方法以致來第二個可變延遲電路4 5的時脈信號的上升或落下緣與外部輸入時脈信號的上升或落下緣一致。更詳細地，相位是被控制來逐漸地前進或延遲以致相位差減少，而此程序會被重複直到兩個輸入的相位互相一致。 (步驟2):控制信號C1被使用來調整第二個可變延遲電路4 5並設定相位差在1 0 0%。可變電流供給來源電路4 6的输出電流被控制來調整第二個可變延遲電路 4 5的延遲於如此一個方法以致第二個可變延遲電路4 5 的輸出時脈信號在相位與外部輸入時脈信號有剛好兩個時期的落後。於如此一個包含二個時期遲延的狀況，第二個可變延遲電路4 5的輸出時脈信號的上升或落下緣是與外部輸入時脈信號的上升或落下緣一致的》交互地重複上述步驟1與2直到於外部與內部時脈信號之間的同步被建立了。第三個可變延遲電路4 7，其正好與第二個可變延遲電路4 5有相同的架構*會動作來對從可變電流供給來源本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ (諳先閱讀背面之注意事項再填寫本頁)

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、1T Α7 Β7 經濟部中央標準局員工消費合作社印製五、發明説明纟7 ) 電路4 6接收的電流執行整合操作。如顯示於圖4，第三個可變延遲電路4 7的延遲與第二個可變延遲電路4 5正好是被相同的控制信號所設定•因此，於一個包含圖4的輸入終端5與6，差動輸入電路4 1，可變延遲電路4 4 與4 5，反相器4 3與相位比較電路4 2的回饑迴圈中；第二個可變延遲電路4 5的一個相位移的修正會造成第三個可變延遲電路4 7相位差的自動調整。接著將參照圖5到7，對於可變電流供給來源電路4 6與可變延遲電路4 5與4 7有詳細的說明。可變電流供給來源電路4 6調整可變延遲電路4 5與 4 7的延遲，同時也被使用來當作一個後來階段的內部電路的電流供給電路。於圖5，一個方塊A是一個間距控制器與圖4的可變電流供給來源電路4 6對應。於圖4的可變延遲電路4 5與47分別地由圖6與7的方塊B，C和 D組成。方塊B是一個整合電流控制電路用於控制整合的電流，亦即，用於改變整合的電流來改變延遲時間。這些方塊C和D是包含整合器的整合電路。一個方塊E是一個電路用於控制由第一個可變延遲電路4 4輸出並應用到這些方塊C和D的時脈信號》包含一個R s正反器的方塊E 的電路是由熟知的技術來製造。圖5的間距控制器控制一個有η個時期的時脈信號 per s e的間距（最大與最小延遲之間的寬度）•間距控制器包含P Μ 0 S電晶體P 1到p 6和N Μ 0 S電晶體Ν 1到Ν1 6。於圖示說明的例子中，NMOS電晶體 {請先閱讀背面之注意事項再填(ΪΤ本頁)

,1Τ 力' 本紙張尺度適用中國國家標率（CNS > Α4規格（210Χ297公釐） •20- 經濟部中央樣準局貝工消費合作社印製 A7 __B7__五、發明説明（18 ) N1 2到N1 6是交。換電晶體。PMOS電晶體P2, P3，P4，P5和P6在它們的閘共同連接到PMOS 電晶體P 1的閘，而與PMO S電晶體P 1—同形成第一個電流鏡射電路。這些第一個電流鏡射電路動作引起相同的電流 i A 1到i A 5流經上面的電流路徑就如同預定電流i A 流經一個從PMO S電晶體P 1到NMOS電晶體N 1的電流路徑一樣。 NMOS電晶體N2和N3，N4和N5，N6與 N7，N8與N9，與N1 0與Nl 1分別地形成第二個電流鏡射電路。第一個電流鏡射電路的輸出電流被重曼經過第二個電流鏡射電路然後輸出到一個輸出終端51當作一個輸出電流。第一個電流鏡射電路的输出電流變化視連接到分別的第二個電流鏡射電路的NMOS電晶體N1 2，N1 3， N1 4和N1 5的閘電壓而定。一個打開/關閉（ON/ OF F )信號從控制電路4 8供給到這些NMO S電晶體 N12、 N13、 N14和N15的閘。在這個時候，既然NMO S電晶體N 1 6的閘電壓被固定在V d d，當0輸入從控制電路4 8被應用到全部終端R0到R3時，NMOS電晶體N10和Nl 1的第二個電流鏡射電路決定了一個電流値。當時的電流値符合閘距控制器A可支配的最小延遲。同時，NMO S電晶體N 1 2，N1 3，N1 4和N1 5在它們的閘分別地經過終 (請先W讀背面之‘注意事項再填寫本頁)

hf ! 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚} -21 - 經濟部中央標準局貝工消費合作社印製

A7 _B7五、發明説明69 ) 端R〇、 Rl、 R2和R3被連接到圔4的控制電路 4 8。當在這些終端R 0到R 3的電壓被控制而打開所有的這些NMOS電晶體N1 2，Ml 3，N1 4和N1 5 時，間距控制器A可支配的最大延遲符合輸出電流。這麼來，間距控制器A能轉換一個輸出電流i S成4 位元的形式，亦即，以1 6個階段來反應到應用到這些終端R0到R3的ΟΝ/OFF信號》更進一步地，輸出電流i S是可經由交換應用於這些終端R0到R 3的信號被線性改變。間距控制器A的输出電流i S是輸入到可變延遲電路的一個整合電流控制電路b。既然此可變延遲電路構成一個整合器，延遲時間是反比於整合電流値。亦即*假設於後來階段的NMO S電晶體N 5 5或者N 5 6有一個靜電容C而反相器i vl或i v2有一個邏輯門限V，則充電量Q書寫如下： Q = C V 而用於充電此靜電容C的電流表示如下： I = Q / t 因此，爲了使延遲的設定値成成比例於延遲時間，電流需是設定値的倒數•這個需被由一個NMO S電晶體N (請先閲讀背面之注意事項再4寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐> •22- A7 B7 經濟部中央#準局貝工消费合作社印製五、發明説明feo ) 2 0與分別的N Μ 0 S電晶體N 2 1到N 3 2組成的第五個電流鏡射電路來實作。圖6的整合電流控制器Β包含3個電流鏡射電路，亦即，第三個，第四個與第五個電流鏡射電路。由PMO S 電晶體Ρ 2 0和Ρ 2 1組成的第三個電流鏡射電路功能是調整將供給到第五個電流鏡射電路的電流。此造成一個相對應於從間距控制器Α的輸出電流i S的電流i Β從 PMOS電晶體P2 1流動到NMOS電晶體N20。第四個電流鏡射電路由PMO S電晶體P 2 2和P 2 3組成。此造成一個相對應於在NMO S電晶體N 33和 PMOS電晶體P22之間的輸出電流i C的電流i D流動於PMOS電晶體P 2 3和一個NMOS電晶體N5 2 之間。第五個電流鏡射電路分別地由NMO S電晶體N 2 0 (主要電晶體）與NMOS電晶體對N2 1與N3 2和 N 3 3組成。Ν Μ Ο S電晶體N 2 1到N 3 2和N 3 3在它們的閘被連接到NMO S電晶體Ν 2 0並它們的源極與排極串連。Ν Μ 0 S電晶體Ν 2 1到Ν 3 2被連接到 NMOS電晶體Ν40到Ν5 1 (選擇電晶體）當作交換電晶體。NMOS電晶體N40到N5 1補償地提供 NMO S電晶體N 2 1到N 3 2的源極與排極之間的短路。交換電晶體被選擇性地操作來決定輸出電流i C。偶數編號的NMOS電晶體N22，N24，N 26，N28，N30和N32 (第二個從屬電晶體）包 (請先閱讀背面之注意事項再填寫本頁)

•1T h 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 23- 經濟部中央標隼局貝工消費合作社印製 A7 _B7 五、發明説明h ) 含有不同閘長度L的電晶體。於本實施例中•這些電晶體的閘長度L被設定以便電晶體N 2 2有最小的閘長度而其它電晶體的閘長度以N 2 4，N 2 6 .........的順序連續地增加，同時，奇數編數的NMOS電晶體N21，N 23，N25，N27，N29 和N31 (第一個從屬電晶體）全部是有相同最小閘長度L 〇的參考電晶體N 3 3 有一個預定的閘長度。 NMOS電晶體N2 1到N32和N33有一個所有都相同的閘寬度W。偶數編號的NMOS電晶體N22， N24，N26，N28，N30和N32的閘長度L可被設定爲以N 2 2 ’ N 2 4 ..........的順序連續地漸減。 NMOS電晶體N40到N51執行於這些用於調整閘長度L的電晶體N22，N24，N26，N28 * N 3 ◦和N32與參考電晶體N21，N23，N25，N 27，N29和N3 1之間的交換操作。終端CO到C5 是被提供來用於延遲控制的输入信號。電壓V d d是被應用到終端C 0到C 〇 b中之一，而電壓V s s則被應用到其它終端。譬如，當一個OFF信號被應用到終端C0時 (在此時，一個ON號被應用到終端C〇b)，有一個電流會流經交換電晶體N 4 1與參考電晶體N 2 1。在另一方面，當一個ON信號被應用到終端C 0時（在此時’一個OFF信號被應用到終端C〇b)，有一個電流會流經整電晶體N22與交換電晶體N40。在此時，只有電流流經的調整或參考電晶體會大體而言形成第五個電流鏡射 <請先閲讀背面之注意事項再琅荇本頁) ^·

,1T 本紙張尺度適用中國國家標準（CNS > Α4规格（210X297公釐） •24· 經濟部中央標準局貝工消費合作社印衆 A7 _B7 _五、發明説明匕）電路。對於這些終端c 1到C5和c 1 b到C 5 b的操作是相同的。因此’ NMOS電晶體N2 1與N2 2，N2 3 與 N24，N25 與 N26，N27 與 N28，N29 與N30，和N3 1與N32形成一對對，而每一對總有一個被選擇和運作。對於第五個電流鏡射電路的输出電流，當ON電壓被供給到所有的這些終端C 〇到C 5到OF F電壓被供給到所有的這些終端C 0 b到C 5 b時，最小電流是一個用於全部閘長度6 xLo + L!的電流，而當OFF電壓被供給到所有的這些終端C 0到C 5而0 N電壓被供給到所有的這些終端C 0 b到C 5 b時，最大電流是一個用於全部閘長度的電流。一個在最小和最大電流之間的差別電流可適當地過經由選擇NMOS電晶體N40到N51的ON和 OFF的型式來調整。即使當交換電晶體N40到N51 被打開，也不會增加第五個電流鏡射電路的閘長度。於整合電流控制電路B中，既然這些所有的鏡射 NMOS電晶體N2 1到N3 2和N3 3的閘有鏡射電位，輸出電流i C是反比例於閘長度L。換句話說，當預定的信號被應用到這些終端C 0到C 5到C 0 b到C 5 b 用於閛長度L的轉接（change-over )時，輸出電流iC成正比例於1/L。因此，當閘長度L被設定成一個設定値時，此設定値變成成正比例於延遲時間。閘長度L的設定値被控制爲2的η次方。在本實施例，譬如，閘長度L可被設定爲2的6次方，亦即可以6個位元表示。當這些終 (錡先閱讀背面之注意事項再填寫本頁)

S 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公釐） -25- A 7 ___ B7 五、發明説明b ) 端C〇到C5全部被設定爲零時（000000)，可獲得最小的閘長度；反之，當終端C0被表示爲'1#而這些終端C 1到C 5全部被表示爲零（亦即， 100000)，閘長度會長於最小的閘長度，多出的長度是介於NM〇S電晶體N21的閘長度與參考電晶體 N 2 2的閘長度之間。此結果造成電流i C減少的事實，重置或整合的時間被延長而延遲被增加了。當這些終端被設定是6位元的0 1 0 0 0 0，閘長度會長於最小的閘長度*多出的長度是介於NMOS電晶體N2 4的閘長度與參考電晶體N 2 3的閘長度之間：反之，當終端被設定爲 1 1 0 0 0 0,閘長度會長於最小閘長度，多出的長度是介於NMO S電晶體N 2 2和N 2 4的總閘長度與參考電晶體N2 1和N2 3的總閘長度之間》這麼來，從數位控制的觀點來看，特別有利於使延遲能被設定爲2的η次方，即，以一個二進位的型態* 經濟部中央標準局貝工消費合作杜印装 (請先聞讀背面之注意事項再填寫本頁) 以目前的控制電路Β，既然全部的閘長度能以2個或更多個電晶體的閘長度之間的差作單位來控制，故可作精細的實作。實際上，一個精細到3 〇x 1 0·12秒（3 0 p s )的延遲可被控制或設定，更進一步地，電流控制電路B有如此一個好處以致於它的電路陣列的設計彈性能在電流控制電路上基於閘轉接與慣例建議來改善。

—個相對應於一個由上面的電流控制電路B所獲得的電流i C的倒數的電流iD由PMOS電晶體P22和P 2 3產生。本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） -26- 經濟部中央標準局員工消費合作社印製 A7 _ B7五、發明説明) 於圖7，1方塊C是一個充電整合電路，而方塊D是一個放電整合電路。方塊C和D是對稱地形成》於方塊C， PMO S電晶體P 6 0與整合電流控制電路B的PMO S 電晶體P 2 2 —同形成一個第六個電流鏡射電路；反之，於方塊D，NMOS電晶體N60與NMOS電晶體N5 2 —同形成一個第七個電流鏡射電路。這些第六個與第七個電流鏡射電路被如此安排以便一個相同的電流會流經這些方塊C和D，因此二個方塊C與D是對稱地操作》方塊C包含一個由從整合電流控制電路B接收的電流來驅動的PMOS電晶體P60(驅動電晶體），一個 NMO S電晶體N 5 5當作一個電容機構，一個PMO S 電晶體P 6 3 (交換電晶體）用於定義一個整合的開始， —個重置PMOS電晶體N64，一個,PMOS電晶體 P 6 1當作一個第一個閘電位校正機構，與一個PMO S 電晶體N 6 2，當作一個第二個閘電位校正機構。同樣地，方塊D包含一個由整合電流控制電路B接收的電流來驅動的NMOS電晶體N60(驅動電晶體），一個 NMO S電晶體N 5 6當作一個電容機構，——個NMO S 電晶體N 6 3 (交換電晶體）用於定義一個整合的開始， —個重置PMOS電晶體P64，一個NMOS電晶體 N6 1當作一個第一個閘電位校正機構，與一個NMOS 電晶體N 6 2當作一個第二閘電位校正機構。於方塊C，PMOS電晶體P60把NMOS電晶體 N55的閘從Vs s充電到Vdd。在另一方面，於方塊 <讨先M讀背面之注意事項再填寫本頁

X \ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- A7 B7 經濟部中央標準爲員工消费合作社印装五、發明説明) D，NMOS電晶體N60把NMOS電晶體N56的閘從V d d放電到V s s *因爲這二個充電/放電波形是使用相同的電流由第六個與第七個電流鏡射電路控制，這些波形有0.5Vdd的對稱。亦即，充電量等於放電量》即使當PMOS電晶體P60和NMOS電晶體 N 6 0有完美的常數閘電壓，在點節點P與點節點N的電壓影響之下，充電/放電電流i E和i F將不會是完美的常數。然而，這個影響可相當地被壓制，只要這些電壓儘量降低到大約是用於監視充電/放電操作完全的反相器的邏輯門限値（l/2Vdd)。於PMOS和NMOS電晶體P 6 0與N6 0的閘與源極或閘與排極之間引起的靜電容（寄生電容）比上面的節點電壓對於充電/放電電流有更大的影響。靜電容的影響引起PM〇 S電晶體和NMO S電晶體P 6 0和N 6 0 的閘電壓被改變，如此結果造成充電/放電電流i E與 iF有變化且這些充電/放電電流的波形變成是非線性的。這是因爲點節點P的電壓使PMO S電晶體P 6 0的閘電壓增加，而點節點N的電壓使NMO S電晶體 N 6 0的閘電壓減少，以致這兩者電晶體的電都減少了。於如此一個情況，一個充電電容器通常被放置在一個反相放大器的回饋迴圈以改變充電終端成一個虛擬的接地來避免這個影響。然而，當頻率高時，此方法難以實行，且縱使實行了此方法，它的電路變複雜了。此外，此方法涉及一個問題即是它不能應付高速操作。 (讀先閱讀背面之注意事項再填寫本頁) Γ Λ.. 訂本纸張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） 28 經濟部中央標準局貝工消费合作社印製 A7 _ B7 五、發明説明) 然而，當產生對稱的充電/放電波形而達到其間如本實施例的平衡時*可以用一個簡單的電路來實行高速操作。於整合電路C中，PMOS電晶體P6 1被使用爲第 —個閘電位校正機構用於改變PMO S電晶體P6 0的閘電壓到相反方向以反應P Μ 0 S電晶體和N Μ 0 S電晶體 Ρ 6 0和Ν 5 5的連接點的一個電位變化，換句話說， PMOS電晶體Ρ6 1功能如一個有與PMOS電晶體Ρ 6 0相同電容的平衡器以在相對的方向產生一個電壓波形經過平衡器的電容器用於其間的平衡。源極與排極短路的 PMO S電晶體Ρ 6 1操作如一個電容性基本元件》 PMO S電晶體Ρ 6 1在它的閘被連接到PMO S電晶體 Ρ 6 0的閘，同時也在它的源極與排極連接到整合電路D 的NMO S電晶體Ν 6 3的源極與排極或排極。更進一步地，PMOS電晶體Ρ6 1的閘長度被設定以便於 PMOS電晶體P 6 1的閘與源極之間的電容變成幾乎相等於在PMO S電晶體P 6 0的閘與源極（或排極）之間的電容。同樣地，於整合電路D中，NMO S電晶體N 6 1被使用爲第一個閘電位校正機構用於在相反方向改變 NMOS電晶體N6 0的閘電壓，且功能如一個NMOS 電晶體N 6 0的平衡器。上面的寄生電容問題甚至當作交換電晶體的PMO S 和NMO S電晶體P 6 3和N 6 3也會發生。在本實施例，爲解決此問題，NMOS和PMOS電晶體N6 2與 P 6 2被提供來當作第二個閘電壓校正機構》NMO S電本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐） (請先閱請背面之注意事項再填寫本頁) 訂 -29- Α7 Β7 經濟部中央標準局負工消费合作社印聚五、發明説明) 晶體N 6 2於它的源極與排極之間短路並操作來當作一個電容性基本元件。NMO S電晶體N 6 2在它的閘被連接到NMO S電晶體N 6 0的閘並同時也在它的源極與排極連接到PMO S電晶體P 6 0的閘•而NMO S電晶體 N 6 2的閘與源極（或排極）之間的電容被設定爲幾乎相等於PMO S電晶體P 6 3的閘與源極（或排極）之間的電容》NMOS電晶體N6 2根據PMOS電晶體和 NMO s電晶體P 6 3與N 5 5的連接點的電位變化來在相反方向改變P MOS電晶體P63的閘電壓。PMOS 電晶體P63以類似上述之方法架構。這麼來，PMOS 和NMO S電晶體N 6 3與P 6 3功能如平衡器用於取消 NMOS電晶體與PMOS電晶體N6 3與P6 3的影。然後將說明整合電路C和D —系列操作的時序。首先’於一個最初狀態，充電/放電電流是由這些方塊A和 B所預先決定的。於方塊C，一個整合的節點節點p經由重置NMO S電晶體N 6 4被重置到V s s。現在假設外部時脈信號被應用到差動輸入電路4 1。因此一個信號 t d i η在它的低水平被應用到整合電路C和D。然後在此方塊Ε之內的R S正反器被設定，因此一個信號t d 0 同時也是在它的L水平。在此時，重置電晶體N 6 4和 P6 4被關掉，而與充電NMOS電晶體N5 5串連的 PMOS電晶體P6 0和與NMOS電.晶體N 5 6串連的 NMO S電晶體N6 0被打開，如此開始了充電/放電的操作。當分別的充電/放電電壓超過反相器i v 1與i v Γ I .nn In m» - --- Ϊ In «!v, HI ^^1• - \ . 〆 {請先閲讀背面之注意事項再填寫本頁)_ ,ιτ 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公釐） -30- Ι»κ. 經濟部中央標準局貝工消費合作杜印製 A7 _________B7___ 五、發明説明) 2的門限値時，這引起反相器的輸出被反相且同時引起 R s正反器被重置，粽果造成了最初的狀態。圖8 A到8 D顯示的是圖5到7電路的模擬結果。更別地，圖8 A是一個圖顯示在一個電流i C流動經過的節點的電壓變異’亦即’ PMO S電晶體P 6 0的閘電壓的變異：圖8 B是一個圖顯示在節點節點p的充電電壓的波形；圖8 C是一個圖顯示在一個電流i D流動經過的節點的電壓變異，亦即，NMO S電晶體N 6 0的閘電壓的變異：與圖8 B是一個圖顯示在節點節點N的放電電壓的波形。於此狀況下，模擬在一些階段進行，在那裡設定値於整合電流控制電路B被改變》於這些圖中，橫坐標表示時間（毫微秒）而縱座標表示亀壓（伏特）。如從圖8 Α與 8 B來看，PMOS電晶體P 6 0的閘電壓是幾乎是常數而穩定的，且其間的充電波形大體而言是線性變化的。更進一步地，如從圖8C與8D來看，NMOS電晶體 N 6 0的閘電壓是幾乎是常數而穩定的，且其間的放電波形大體而言是線性變化的。在本實施例中，間距控制器A以1 6階段的數位步驟來變化一個間距藉以控制輸出電流。在另一方面，整合電流控制電路B以6 4階段的數位步驟來改變延遲的設定値藉以控制電流。亦即，本發明的一個特色在於本發明的間距與延遲設定値有二個输入線以產生整合電流i C與i D 與一個延遲β 接著說明本實施例的信號產生電路如何達到時脈同本紙張尺度適用中國國家榇準（CNS ) A4说格（210X297公釐） {¾先閲讀背面之注意事項再填碎本頁) hn.------—訂丨-----Η -31 - 經濟部中央標津局貝工消費合作社印製 A7 B7 五、發明説明如）步》如顯示於圖4，首先，控制電路4 8送出控制信號 C 1到第二個可變延遲電路4 5以設定第二個可變延遲電路4 5爲一個零延遲。在此時，相位比較電路4 2接收外部時脈信號與一個由第一個可變延遲電路44延遲一個時期的時脈信號。控制電路4 8基於從相位比較電路4 2捧收的信號判斷延遲一個時期的時脈信號在相位是領先或落後外部時脈信號，且基於它的判斷結果，送出一個預定的信號到第一個可變延遲電路4 4。這造成第一個可變延遲電路4 4以最小量步驟的單位來到增加或減少延遲。這麼來，控制電路4 8在外部時脈信號與由第一個可變延遲電路4 4所延遲一個時期的時脈信號之間建立了相位同步。接著，控制電路4 8送出控制信號C 1到第二個可變延遲電路4 5以設定第二個可變延遲電路4 5爲一個時期延遲》在此時，相位比較電路4 2接收外部時脈信號與一個由第一個和第二個可變延遲電路4 4和4 5延遲二個時期的時脈信號。控制電路4 8基於從相位比較電路4 2接收的信號判斷延遲二個時期的時脈信號在相位是領先或落後外部時脈信號，且基於它的判斷結果，送出一個預定的信號到可變電流供給來源電路4 6。這造成可變電流供給來源電路4 6基於信號來調整間距。這麼來，控制電路 4 8在外部時脈信號與由第一個和第二個可變延遲電路 4 4和4 5所延遲二個時期的時脈信號之間建立了相位同步° 同時，經由間距控制器（可變電流供給電路）來改變本紙張尺度適用中國國家揉準（〇奶）八4規格（210父297公釐} (請先閱讀背面之注意事項再填寫本頁)

*1T -32- A7 B7 經濟部中央標準局貝Η消費合作社印製五、發明説明6o ) 間距同時也會造成延遲的變化。爲此緣故，當零延遲第一次被設定給第一個可變延遲電路4 4時調整的時脈信號的相位將被移位。這可當作是間距控制器結構上的天性缺陷。按照本實施例，爲避免這個問題，下列兩個操作會被交互地重覆，一個是當第二個可變延遲電路4 5被設定爲零延遲時*控制第一個可變延遲電路4 4以調整時脈信號相位的操作，另一個是當第二個可變延遲電路4 5被設定爲一個時期延遲時，控制可變電流供給來源電路4 6以調整時脈信號相位的操作，且第一個可變延遲電路4 4的延遲與可變電流供給來源電路4 6的電流値被設定，因此於當第二個可變延遲電路4 5被設定在零延遲與在一個時期延遲之間的時脈信號的相位差最後變成零。結果，建立了外部與內部時脈信號之間的準確同步。本發明並不受限於上面的特定實施例，在本發明題材的範圍與精神內可有多樣的修改途徑。如上述之說明，在前面實施例中的內部時脈產生電路與可變延遲電路中，因爲不只這些電晶體是選擇性地由可變電流供給電路來驅動，同時延遲也基於與外部時脈信號的直接的相位差來被改變，即使是由L S I晶片的溫度或內部電路所引起的微細延遲都能被取消，且特別地對於一個高速的積體電路可在其間建準確的同步。既然不只時脈延遲的控制，同時間距本身的自動調整也致能（enable) 了即使是由內部輸入電路等等隨機產生的延遲的控制；本發明可以適合來應用到高頻的積體電 {許先閱讀背面之注意Ϋ項再填寫本I ) •h^· 訂 hn! 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央標车局員工消費合作杜印製 B7 五、發明説明fei ) 路。 (评1閱讀背面之注意事項再填巧本頁) 訂 Γ 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐} -34-

Claims

8 8 88 ABCD 經濟部中央標準局負工消费合作社印製夂、申請專利範圍 1 . 一種信號產生電路，包含： —輸入電路，用來放大輸入信號及輸出放大信號當作第一內部信號；一可變延遲電路，用來根據控制信號而延遲第一內部信號及輸出延遲的信號當作第二內部信號；一相位比較器，用來發現輸入信號與第二內部信號之相位差及輸出相位差信號以指示相位差；及一控制電路用來根據該相位差信號而產生該控制信號。 2.如申請專利範圍第1項之信號產生電路，其中該相位比較器包含： —比較器/整合器電路，使用與該輸入信號結合的參考電壓信號當作參考電壓，用來轉換輸入信號與第二內部信號之間的該相位差成一電位差並整合該電位差：及 —放大電路，用來放大整合的電位差及輸出放大的電位差當作該相位差信號》 3 .如申請專利範圍第1項之信號產生電路，其中可變延遲電路包含一可程式化的延遲電路，而該控制電路根據從該相位比較器接收的該相位差信號來控制該可程式化的延遲電路的延遲。 4 .如申請專利範園第1項之信號產生電路，更進一步地包含輸入電路，其根搛從該可變延遲電路接收的當作一時脈信號的該第二內部信號來操作。 5 .如申請專利範圍第4項之信號產生電路，其中該本紙張尺度適用中國國家標率（CNS > A4规格（2丨0X297公釐} —IJ-IIhAJ,----ί·訂 I;----"(Γ— (讀先W讀背面之注意事項再填寫本頁) -35- 經濟部中央標牟局員工消費合作杜印製 Α8 BS C8 D8 六、申請專利範圍輸入電路是一半導體記憶體電路。 6 . —種相位比較器，包含：差動輸入機構，包含有輸入時脈信號施加於閘的第一電晶體和有參考電壓信號施加於閛的第二個電晶體用來輸出指示該輸入時脈信號與參考電壓信號之間的差別：與該第一電晶體串聯連接的第一交換電晶體，用來於其閘接收用於與該輸入時脈信號比較的內部時脈信號；及與該第一交換電晶體串聯連接的第二交換電晶體，用來於其閘接收該內部時脈信號》 7 . —種信號產生電路，包含： —輸入電路，用於放大一輸入信號； —第一可變延遲電路，用於延遲該輸入電路的一輸出信號； —第二可變延遲電路，用於在第一及第二持續期間之 —延遲該第一可變延遲電路的一輸出信號；一相位比較器電路，用於發現在輸入信號與該第二可變延遲電路的一輸出信號"之間的相位差：與控制機構，用於控制該第二可變延遲電路以引起該第二可變延遲電路的一延遲時間來在該第一和第二持續期間之間轉換，同時也用於控制該第一和第二可變延遲電路基於該相位比較器電路的一輸出使輸入信號的相位永遠與該第二可變延遲電路的輸出信號一致。 8 .如申請專利範圍第7項之信號產生電路，其中該輸入電路是一差動電路。本紙張尺度適用中國國家標準（CNS ) A4规格（2〖0X297公釐） (請先閱讀背面之注意事項再填寫本f ) hb. 訂 • 36- 8 8 88 ABCD 經濟部中央標準局員工消费合作社印裝夂、申請專利範圍 9 ·如申請專利範圍第7項之信號產生電路，更進一步地包含一第三可變延遲電路，用於延遲該第一可變延遲電路的輸出信號，且其中該控制電路控制該第三可變延遲電路以便該第三可變延遲電路的一延遲時間大體而言是相等於該第二可變延遲電路的延遲時間。 I 0 .如申請專利範圍第7項之信號產生電路，其中該第一可變延遲電路的一延遲時間大體而言符合該輸入信號的一周期，該第一持續期間大體而言是零，而該第£持續期間大體而言符合該輸入信號的一周期。 II .如申請專利範圍第1 0項之信號產生電路，其中該控制機構控制該第一可變延遲電路以便由該相位比較器電路發現的相位差當該第二可變延遲電路的延遲時間是零時大體而言是零，也控制該第二可變延遲電路以便由該相位比較器電路發現的相位差當該第二可變延遲電路的延遲時間是大體而言一輸入信號周期的時候大體而言是零》 1 2 .如申請專利範圍第7項之信號產生電路，更進一步地包含由該控制機構所控制的可變電流供給電路，甩於供給電流到第二與第三可變延遲電路，且其中該第二與第三可變延遲電路於每一個完整類型的延遲電路，用於整合從該可變電流供給電路基於該第一可變延遲電路的輸出信號來供給的電流以產生一個輸出時脈信號》 1 3 . —種可變延遲電路，其用於整合從可變電流供給電路基於一輸入時脈信號來供給的電流以產生一對應於該輸入時脈信號的延遲的.輸出時脈信號，此可變延遲電路 {請先閱讀背面之注意事項再填寫本頁) hi 、1T 本紙張尺度逋用中國國家揉準（CNS ) Α4規格（210Χ297公釐） -37- A8 B8 C8 D8 經濟部中央標準局員工消費合作社印拏六、申請專利範圍包含： —主要電晶體：與 —群多支串連的從屬電晶應對包含在它們的閘連接到該主要電晶體並在它們的源極與排極串連的第一和第二從屬電晶體，用於補償地使該第一從屬電晶體的這些源極與排極短路的第一選擇電晶體，用於補償地使該第二從屬電晶體的這些源極與排極短路的第二選擇電晶體，用於改變該第一個和第二選擇電晶體操作上的型式藉以轉換它們的輸出電流來控制該輸出時脈信號的延遲。 1 4 .如申請專利範圍第1 3項之可變延遲電路，其中該第一個從屬電晶體有一個共用的閘長度而第二從屬電晶體的閘長度不同於該多數從屬電晶體對的那些閘長度。 1 5 .如申請專利範圍第1 4項之可變延遲電路，其中該第二從屬電晶體的閘長度以它們的序列連接順序被設定爲連續_增加/減少。 1 6 .如申請專利範圍第1 3項之可變延遲電路，其中該從屬電晶體對與用於設定延遲的二進位碼的位元結合。 1 7 . —種可變延遲電路，包含一整合電流控制部份與一整合電路部份用於整合從該整合電流控制部份基於一輸入時脈信號供給的電流來產生一相對應於從輸入時脈信號的一個延遲的輸出時脈信號，其中該整合電路部份包含：用於從該整合電流控制部份接收電流的驅動電晶體：請先閱讀背面之注意事項再填寫本頁) .々，訂本紙張尺度適用中國國家標準（CNS)A4规格（2丨0X297公釐） -38- A8 B8 C8 D8 經濟部中央標準局貝工消费合作社印製六、申請專利範圍用於在其中儲存經由該驅動電晶體的電荷的電容機構 » 與閘電位校正機構，其連接到該驅動電晶體的閘並有 — 電容大體而言是相對應於該驅動電晶體的閘和源極與閘和排極之間的電容量之一，用於在相反的方向改變該驅動電晶體的閘電位以反應到於該驅動電晶體和電容機構之間的連接點的電位變化。 1 8 如申請專利範圍第1 7 項之可變延遲電路其中該整合電路部份包含有第 —傳導類型的第 — 電晶體當作該驅動電晶歷的第一整合部份，同時也包含與該第一整合部補償操作的第二整合部分該第二整合部份有不同於第 —- 傳導類型的第二傳導類型的第二電晶體而其中具有大體而 !T. 相應該第一電晶體的閘與源極之間電容的電容的電容器被連接當作於該第一電晶體的閘與該第二電晶 OA 體的源極與排極之間的該閘電位校正 ΜΆ进饿稱〇 1 9 如申請專利範圍第1 7 項之可變延遲電路其中第一和第二整合部份的每一個包含連接於該驅動電晶體與電容機構之間的交換電晶體用於在它們的閘接收一整合時脈信號與第二閘電位校正機構其連接到該驅動電晶體的閘並有 — 電容大體而言是相應於該驅動電晶體的閘和源極與閘和排極之間的電容量之一用於在相反的方向改變該驅動電晶體的閘電位以反應到於該驅動電晶體和電容機構之間的連接點的電位變化。本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

-39· B8 C8 ________ D8_______ 六、申請專利範圍 2 Ο .如申請專利範圍第1 9項之可變延遲電路，其 φ該第一整合部份有該第一傅導類型的第三電晶體當作該 $換電晶體’該第二整合部份有一不同於該第一傳導類型的第二傳導類型的第四電晶體，與具有大體而言相應該第三個電晶體的閘與源極之間電容的電容器被連接當作於該第三電晶體的閘與該第四電晶體之聞之間的該第二閘電位校正機構》請先W讀背面之注意事項再填寫本頁) ΚΛ ^ 經濟部中央標準局员工消費合作社印裝 >1. 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐） •40-