JP2000077984A - リングオッシレータと遅延回路 - Google Patents
リングオッシレータと遅延回路Info
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- 230000004048 modification Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract
(57)【要約】
【課題】 半導体装置の駆動電源が低い場合でも、半導
体装置全体の特性・性能を低下させないリングオッシレ
ータと遅延回路を提供する。 【解決手段】半導体装置に含まれる発振回路或は遅延回
路を構成するＭＯＳＦＥＴのうち少なくとも発振周期特
性或は遅延時間特性に影響を与える回路部分のＦＥＴを
低閾値電圧型ＭＯＳＦＥＴで構成したことを特徴とす
る。
体装置全体の特性・性能を低下させないリングオッシレ
ータと遅延回路を提供する。 【解決手段】半導体装置に含まれる発振回路或は遅延回
路を構成するＭＯＳＦＥＴのうち少なくとも発振周期特
性或は遅延時間特性に影響を与える回路部分のＦＥＴを
低閾値電圧型ＭＯＳＦＥＴで構成したことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、低閾値電圧型ＭＯ
ＳＦＥＴを含む半導体集積回路に係わり、特に、リング
オッシレータと遅延回路に関する。
ＳＦＥＴを含む半導体集積回路に係わり、特に、リング
オッシレータと遅延回路に関する。
【０００２】
【従来の技術】初めに、インバータ回路のＤＣ動作につ
いて、図６〜図１０を参照して説明する。ここで、説明
のために電源電圧（以下、ＶＣＣという）は、例えば３
Ｖとし、ＭＯＳＦＥＴの閾値は、従来の一般的な値とし
て、ＮＭＯＳの閾値（以下、ＶＴＮ）は０．７Ｖ（室
温）、ＰＭＯＳの閾値（以下ＶＴＰ）は−０．７Ｖ（室
温）であるとする。
いて、図６〜図１０を参照して説明する。ここで、説明
のために電源電圧（以下、ＶＣＣという）は、例えば３
Ｖとし、ＭＯＳＦＥＴの閾値は、従来の一般的な値とし
て、ＮＭＯＳの閾値（以下、ＶＴＮ）は０．７Ｖ（室
温）、ＰＭＯＳの閾値（以下ＶＴＰ）は−０．７Ｖ（室
温）であるとする。
【０００３】まず、入力電圧がＶＣＣ−｜ＶＴＰ｜以上
の場合を考える。この場合、ＰＭＯＳは、ゲート−ソー
ス間の電位差が、｜ＶＴＰ｜以下なので非導通、ＮＭＯ
Ｓはゲート−ソース間の電位差が、｜ＶＴＮ｜以上なの
で導通している。従って、出力電圧はＧＮＤである。次
に、入力電圧が、ＶＣＣ−｜ＶＴＰ｜−｜α｜の場合を
考える。ＰＭＯＳは、ゲート−ソース間の電位差が、｜
α｜分だけ｜ＶＴＰ｜より大きくなっているので導通、
ＮＭＯＳはゲート−ソース間の電位差が、｜ＶＴＮ｜以
上なので導通している。但し、（ＰＭＯＳのｇｍ）＜＜
（ＮＭＯＳのｇｍ）であるので、出力電圧は、ＧＮＤ付
近である。
の場合を考える。この場合、ＰＭＯＳは、ゲート−ソー
ス間の電位差が、｜ＶＴＰ｜以下なので非導通、ＮＭＯ
Ｓはゲート−ソース間の電位差が、｜ＶＴＮ｜以上なの
で導通している。従って、出力電圧はＧＮＤである。次
に、入力電圧が、ＶＣＣ−｜ＶＴＰ｜−｜α｜の場合を
考える。ＰＭＯＳは、ゲート−ソース間の電位差が、｜
α｜分だけ｜ＶＴＰ｜より大きくなっているので導通、
ＮＭＯＳはゲート−ソース間の電位差が、｜ＶＴＮ｜以
上なので導通している。但し、（ＰＭＯＳのｇｍ）＜＜
（ＮＭＯＳのｇｍ）であるので、出力電圧は、ＧＮＤ付
近である。
【０００４】次に、入力電圧が、ＧＮＤ＋｜Ｖｔｎ｜＋
｜α｜の場合を考える。ＰＭＯＳは、ゲート−ソース間
の電位差が、｜ＶＴＰ｜以上なので導通、ＮＭＯＳはゲ
ート−ソース間の電位差が、｜α｜分だけ｜ＶＴＮ｜よ
り大きくなっているので導通している。但し、（ＰＭＯ
Ｓのｇｍ）＞＞（ＮＭＯＳのｇｍ）であるので、出力電
圧は、ＶＣＣ付近である。
｜α｜の場合を考える。ＰＭＯＳは、ゲート−ソース間
の電位差が、｜ＶＴＰ｜以上なので導通、ＮＭＯＳはゲ
ート−ソース間の電位差が、｜α｜分だけ｜ＶＴＮ｜よ
り大きくなっているので導通している。但し、（ＰＭＯ
Ｓのｇｍ）＞＞（ＮＭＯＳのｇｍ）であるので、出力電
圧は、ＶＣＣ付近である。
【０００５】次に、入力電圧がＧＮＤ＋｜ＶＴＮ｜の場
合を考える。この場合、ＰＭＯＳは、ゲート−ソース間
の電位差が、｜ＶＴＰ｜以上なので導通、ＮＭＯＳはゲ
ート−ソース間の電位差が、｜ＶＴＮ｜以下なので非導
通である。従って、出力電圧はＶＣＣである。ここまで
は、電源電圧ＶＣＣが３Ｖの場合を想定して、インバー
タ回路の動作説明を行った。
合を考える。この場合、ＰＭＯＳは、ゲート−ソース間
の電位差が、｜ＶＴＰ｜以上なので導通、ＮＭＯＳはゲ
ート−ソース間の電位差が、｜ＶＴＮ｜以下なので非導
通である。従って、出力電圧はＶＣＣである。ここまで
は、電源電圧ＶＣＣが３Ｖの場合を想定して、インバー
タ回路の動作説明を行った。
【０００６】前述の動作説明から明らかなように、イン
バータを動作させるには、ＶＣＣは、｜ＶＴＮ｜＋｜Ｖ
ＴＰ｜＋｜α｜以上必要である。例えば、前述の説明の
数値例によれば｜１．４｜Ｖ＋｜α｜となる。次に、電
源電圧を低電圧化した場合について考える。図９に動作
下限以下のＶＣＣでの動作を示す図を示す。デバイス設
計としてＭＯＳＦＥＴの閾値電圧を前述の値よりも低く
設計したら、前述のインバータ回路のＶＣＣＭＩＮは改
善されＶＣＣ動作マージンは拡大される。しかしながら
半導体装置の待機状態の電流消費特性は悪化する問題が
生じる。
バータを動作させるには、ＶＣＣは、｜ＶＴＮ｜＋｜Ｖ
ＴＰ｜＋｜α｜以上必要である。例えば、前述の説明の
数値例によれば｜１．４｜Ｖ＋｜α｜となる。次に、電
源電圧を低電圧化した場合について考える。図９に動作
下限以下のＶＣＣでの動作を示す図を示す。デバイス設
計としてＭＯＳＦＥＴの閾値電圧を前述の値よりも低く
設計したら、前述のインバータ回路のＶＣＣＭＩＮは改
善されＶＣＣ動作マージンは拡大される。しかしながら
半導体装置の待機状態の電流消費特性は悪化する問題が
生じる。
【０００７】前述の説明では、インバータ回路のＶＣＣ
ＭＩＮについて説明を行ったが、他の論理ゲート回路、
例えばＮＡＮＤ回路、ＮＯＲ回路等についても、略イン
バータ回路と同じ程度のＶＣＣＭＩＮ特性を持つ。発振
回路または遅延回路は、半導体装置内の他の回路のため
に任意の適切なタイミングを持つ信号を提供するための
回路である。図１１に従来方式による発振回路を、叉、
図１２に従来方式による遅延回路を示す。これらの従来
方式による回路のＶＣＣＭＩＮは、前述のインバータ回
路と略同じである。
ＭＩＮについて説明を行ったが、他の論理ゲート回路、
例えばＮＡＮＤ回路、ＮＯＲ回路等についても、略イン
バータ回路と同じ程度のＶＣＣＭＩＮ特性を持つ。発振
回路または遅延回路は、半導体装置内の他の回路のため
に任意の適切なタイミングを持つ信号を提供するための
回路である。図１１に従来方式による発振回路を、叉、
図１２に従来方式による遅延回路を示す。これらの従来
方式による回路のＶＣＣＭＩＮは、前述のインバータ回
路と略同じである。
【０００８】次に、図１１の発振回路の構成および動作
について説明をする。ＮＭＯＳトランジスタＮ５とＮＭ
ＯＳトランジスタＮ４、Ｎ１１、Ｎ２１、Ｎ３１、及び
ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ１
１、Ｐ２１、Ｐ３１はカレントミラー接続されている。
インバータリングは、トランジスタＰ１１、Ｐ１２、Ｎ
１２、Ｎ１１、Ｐ２１、Ｐ２２、Ｎ２２、Ｎ２１、Ｐ３
１、Ｐ３２、Ｎ３２、Ｎ３１から図１１で示すような接
続で構成される。
について説明をする。ＮＭＯＳトランジスタＮ５とＮＭ
ＯＳトランジスタＮ４、Ｎ１１、Ｎ２１、Ｎ３１、及び
ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ１
１、Ｐ２１、Ｐ３１はカレントミラー接続されている。
インバータリングは、トランジスタＰ１１、Ｐ１２、Ｎ
１２、Ｎ１１、Ｐ２１、Ｐ２２、Ｎ２２、Ｎ２１、Ｐ３
１、Ｐ３２、Ｎ３２、Ｎ３１から図１１で示すような接
続で構成される。
【０００９】トランジスタＰ１１、Ｐ２１、Ｐ３１、Ｎ
１１、Ｎ２１、Ｎ３１及びＰ４、Ｎ５は、動作時には定
電流素子として、待機時には電流遮断素子として働く。
この回路の活性化信号は、ＴＳＴＢ及び相補であるＢＳ
ＴＢである。この回路の出力端子はＯＵＴである。動作
が開始すると、活性化信号としてＴＳＴＢ＝ロウレベ
ル、ＢＳＴＢ＝ハイレベルが印加される。抵抗Ｒ１及び
トランジスタＮ５によって定電流が生成され、カレント
ミラー接続によって、インバータリングに反映される。
インバータリングは、前述の定電流素子によって制限さ
れた動作電流の範囲内で動作し発振する。図１３にこの
回路のタイミングチャートを示し、叉、図１４に発振周
期ＴＯＳＣのＶＣＣ依存性を示す。
１１、Ｎ２１、Ｎ３１及びＰ４、Ｎ５は、動作時には定
電流素子として、待機時には電流遮断素子として働く。
この回路の活性化信号は、ＴＳＴＢ及び相補であるＢＳ
ＴＢである。この回路の出力端子はＯＵＴである。動作
が開始すると、活性化信号としてＴＳＴＢ＝ロウレベ
ル、ＢＳＴＢ＝ハイレベルが印加される。抵抗Ｒ１及び
トランジスタＮ５によって定電流が生成され、カレント
ミラー接続によって、インバータリングに反映される。
インバータリングは、前述の定電流素子によって制限さ
れた動作電流の範囲内で動作し発振する。図１３にこの
回路のタイミングチャートを示し、叉、図１４に発振周
期ＴＯＳＣのＶＣＣ依存性を示す。
【００１０】定電流で制御されたインバータリングの発
振周期ＴＯＳＣのＶＣＣ依存性は、ＶＣＣが大になると
発振周期ＴＯＳＣが大になり、ＶＣＣが小になると発振
周期ＴＯＳＣが小になる。基本的には、発振周期ＴＯＳ
ＣのＶＣＣ依存性は直線で表されるが、ＶＣＣＭＩＮ近
傍領域では、直線から外れて、ある一定の値に漸近する
ような特性を示す。
振周期ＴＯＳＣのＶＣＣ依存性は、ＶＣＣが大になると
発振周期ＴＯＳＣが大になり、ＶＣＣが小になると発振
周期ＴＯＳＣが小になる。基本的には、発振周期ＴＯＳ
ＣのＶＣＣ依存性は直線で表されるが、ＶＣＣＭＩＮ近
傍領域では、直線から外れて、ある一定の値に漸近する
ような特性を示す。
【００１１】次に、図１２の遅延回路について説明をす
る。インバータチェーンの動作電流を定電流素子で制御
している以外の構成は、図１１の発振回路と略同一であ
る。動作が開始すると、活性化信号としてＴＳＴＢ＝ロ
ウレベル、ＢＳＴＢ＝ハイレベルが印加される。抵抗Ｒ
１およびトランジスタＮ５によって定電流が生成され、
カレントミラー接続によって、インバータチェーンに反
映される。インバータチェーンは、前述の定電流素子に
よって制限された動作電流の範囲内で、スイッチング動
作を行う。
る。インバータチェーンの動作電流を定電流素子で制御
している以外の構成は、図１１の発振回路と略同一であ
る。動作が開始すると、活性化信号としてＴＳＴＢ＝ロ
ウレベル、ＢＳＴＢ＝ハイレベルが印加される。抵抗Ｒ
１およびトランジスタＮ５によって定電流が生成され、
カレントミラー接続によって、インバータチェーンに反
映される。インバータチェーンは、前述の定電流素子に
よって制限された動作電流の範囲内で、スイッチング動
作を行う。
【００１２】図１５にこの回路のタイミングチャート
を、叉、図１６にこの回路の遅延時間ＴＤのＶＣＣ依存
性を示した。定電流で制御されたインバータチェーンに
よる遅延時間ＴＤのＶＣＣ依存性は、ＶＣＣが大になる
と遅延時間ＴＤが大になり。ＶＣＣが小になると遅延時
間ＴＤが小になる。基本的には、遅延時間ＴＤのＶＣＣ
依存性は直線で表されるが、ＶＣＣＭＩＮ近傍領域で
は、直線から外れて、ある一定の値に漸近するような特
性を示す。
を、叉、図１６にこの回路の遅延時間ＴＤのＶＣＣ依存
性を示した。定電流で制御されたインバータチェーンに
よる遅延時間ＴＤのＶＣＣ依存性は、ＶＣＣが大になる
と遅延時間ＴＤが大になり。ＶＣＣが小になると遅延時
間ＴＤが小になる。基本的には、遅延時間ＴＤのＶＣＣ
依存性は直線で表されるが、ＶＣＣＭＩＮ近傍領域で
は、直線から外れて、ある一定の値に漸近するような特
性を示す。
【００１３】前述したようなＶＣＣ依存特性を持ってい
る発振回路や遅延回路の回路特性で問題なのは、ＶＣＣ
ＭＩＮ近傍領域では、前述の回路特性が線型でなくなる
という点である。発振回路または遅延回路は、半導体装
置内の他の回路のために適切なタイミングを持つ信号を
提供するための回路である。しかしながら、上記したよ
うに、ＶＣＣＭＩＮ近傍のＶＣＣでは、他の回路に対し
て適切なタイミングの信号を提供することが不可能にな
る。そして、適切でないタイミングの信号が供給される
が故に、更に、ＶＣＣＭＩＮ近傍のＶＣＣでは半導体装
置全体の特性が急速に悪化していく。
る発振回路や遅延回路の回路特性で問題なのは、ＶＣＣ
ＭＩＮ近傍領域では、前述の回路特性が線型でなくなる
という点である。発振回路または遅延回路は、半導体装
置内の他の回路のために適切なタイミングを持つ信号を
提供するための回路である。しかしながら、上記したよ
うに、ＶＣＣＭＩＮ近傍のＶＣＣでは、他の回路に対し
て適切なタイミングの信号を提供することが不可能にな
る。そして、適切でないタイミングの信号が供給される
が故に、更に、ＶＣＣＭＩＮ近傍のＶＣＣでは半導体装
置全体の特性が急速に悪化していく。
【００１４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、半導体装置の駆動
電源が低い場合でも、半導体装置全体の特性・性能を低
下させない新規なリングオッシレータと遅延回路を提供
するものである。
した従来技術の欠点を改良し、特に、半導体装置の駆動
電源が低い場合でも、半導体装置全体の特性・性能を低
下させない新規なリングオッシレータと遅延回路を提供
するものである。
【００１５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるリ
ングオッシレータの第１態様は、ＰチャンネルのＦＥＴ
とＮチャンネルのＦＥＴとで構成したインバータからな
るリングオッシレータにおいて、前記ＰチャンネルのＦ
ＥＴとＮチャンネルのＦＥＴの少なくともどちらかを低
閾値電圧型ＭＯＳＦＥＴで構成したことを特徴とするも
のであり、叉、第２態様は、第１のＦＥＴと第２のＦＥ
Ｔとが設けられ、この第１のＦＥＴと第２のＦＥＴとは
カレントミラー回路を形成し、前記第１のＦＥＴのドレ
インには所定の電圧が印加され、前記第２のＦＥＴが前
記インバータの定電流型負荷であり、前記第１のＦＥＴ
と第２のＦＥＴとが、低閾値電圧型ＭＯＳＦＥＴである
ことを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるリ
ングオッシレータの第１態様は、ＰチャンネルのＦＥＴ
とＮチャンネルのＦＥＴとで構成したインバータからな
るリングオッシレータにおいて、前記ＰチャンネルのＦ
ＥＴとＮチャンネルのＦＥＴの少なくともどちらかを低
閾値電圧型ＭＯＳＦＥＴで構成したことを特徴とするも
のであり、叉、第２態様は、第１のＦＥＴと第２のＦＥ
Ｔとが設けられ、この第１のＦＥＴと第２のＦＥＴとは
カレントミラー回路を形成し、前記第１のＦＥＴのドレ
インには所定の電圧が印加され、前記第２のＦＥＴが前
記インバータの定電流型負荷であり、前記第１のＦＥＴ
と第２のＦＥＴとが、低閾値電圧型ＭＯＳＦＥＴである
ことを特徴とするものである。
【００１６】叉、本発明に係わる遅延回路の第１態様
は、ＰチャンネルのＦＥＴとＮチャンネルのＦＥＴとか
らなるインバータで構成した遅延回路において、前記Ｐ
チャンネルのＦＥＴとＮチャンネルのＦＥＴの少なくと
もどちらかを低閾値電圧型ＭＯＳＦＥＴで構成したこと
を特徴とするものであり、叉、第２態様は、第１のＦＥ
Ｔと第２のＦＥＴとが設けられ、この第１のＦＥＴと第
２のＦＥＴとはカレントミラー回路を形成し、前記第１
のＦＥＴのドレインには所定の電圧が印加され、前記の
第２のＦＥＴが前記インバータの定電流型負荷であり、
前記第１のＦＥＴと第２のＦＥＴとが、低閾値電圧型Ｍ
ＯＳＦＥＴであることを特徴とするものである。
は、ＰチャンネルのＦＥＴとＮチャンネルのＦＥＴとか
らなるインバータで構成した遅延回路において、前記Ｐ
チャンネルのＦＥＴとＮチャンネルのＦＥＴの少なくと
もどちらかを低閾値電圧型ＭＯＳＦＥＴで構成したこと
を特徴とするものであり、叉、第２態様は、第１のＦＥ
Ｔと第２のＦＥＴとが設けられ、この第１のＦＥＴと第
２のＦＥＴとはカレントミラー回路を形成し、前記第１
のＦＥＴのドレインには所定の電圧が印加され、前記の
第２のＦＥＴが前記インバータの定電流型負荷であり、
前記第１のＦＥＴと第２のＦＥＴとが、低閾値電圧型Ｍ
ＯＳＦＥＴであることを特徴とするものである。
【００１７】叉、本発明に係わるリングオッシレータの
態様は、インバータで構成したリングオッシレータの少
なくとも発振周期特性に影響を与える回路部分が、低閾
値電圧型ＭＯＳＦＥＴを含むことを特徴とするものであ
る。叉、本発明に係わる遅延回路の態様は、インバータ
で構成した遅延回路の少なくとも遅延時間特性に影響を
与える回路部分が低閾値電圧型ＭＯＳＦＥＴを含むこと
を特徴とするものである。
態様は、インバータで構成したリングオッシレータの少
なくとも発振周期特性に影響を与える回路部分が、低閾
値電圧型ＭＯＳＦＥＴを含むことを特徴とするものであ
る。叉、本発明に係わる遅延回路の態様は、インバータ
で構成した遅延回路の少なくとも遅延時間特性に影響を
与える回路部分が低閾値電圧型ＭＯＳＦＥＴを含むこと
を特徴とするものである。
【００１８】
【発明の実施の形態】本発明に係わるリングオッシレー
タと遅延回路は、半導体装置に含まれる発振回路或は遅
延回路を構成するＭＯＳＦＥＴのうち少なくとも発振周
期特性或は遅延時間特性に影響を与える回路部分のＦＥ
Ｔを低閾値電圧型ＭＯＳＦＥＴで構成したものである。
タと遅延回路は、半導体装置に含まれる発振回路或は遅
延回路を構成するＭＯＳＦＥＴのうち少なくとも発振周
期特性或は遅延時間特性に影響を与える回路部分のＦＥ
Ｔを低閾値電圧型ＭＯＳＦＥＴで構成したものである。
【００１９】このように構成することで、発振回路又は
遅延回路のような半導体装置内の他の回路のために任意
の適切なタイミングを持つ信号を提供するための回路の
回路特性が、ＶＣＣＭＩＮ近傍のＶＣＣ下であっても、
ＶＣＣに対して線型依存を保持することが可能になる、
従って、ＶＣＣＭＩＮ近傍のＶＣＣ下であっても、半導
体装置内の他の回路のために任意の適切なタイミングを
持つ信号を提供することを可能にした。
遅延回路のような半導体装置内の他の回路のために任意
の適切なタイミングを持つ信号を提供するための回路の
回路特性が、ＶＣＣＭＩＮ近傍のＶＣＣ下であっても、
ＶＣＣに対して線型依存を保持することが可能になる、
従って、ＶＣＣＭＩＮ近傍のＶＣＣ下であっても、半導
体装置内の他の回路のために任意の適切なタイミングを
持つ信号を提供することを可能にした。
【００２０】
【実施例】以下に、本発明に係わるリングオッシレータ
と遅延回路の具体例を図面を参照しながら詳細に説明す
る。 （第１の具体例）図１、５は、本発明に係わるリングオ
ッシレータの回路図であって、これらの図には、Ｐチャ
ンネルのＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネ
ルのＦＥＴ Ｎ１２、Ｎ２２、Ｎ３２とで構成したイン
バータからなるリングオッシレータにおいて、前記Ｐチ
ャンネルのＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャン
ネルのＦＥＴＮ１２、Ｎ２２、Ｎ３２とを低閾値電圧型
ＭＯＳＦＥＴで構成したリングオッシレータが示され、
叉、第１のＦＥＴＮ５と第２のＦＥＴ Ｎ１１、Ｎ２
１、Ｎ３１とが設けられ、この第１のＦＥＴＮ５と第２
のＦＥＴ Ｎ１１、Ｎ２１、Ｎ３１とはカレントミラー
回路を形成し、前記第１のＦＥＴＮ５のドレインには所
定の電圧が印加され、前記第２のＦＥＴ Ｎ１１、Ｎ２
１、Ｎ３１が前記インバータの定電流型負荷であり、前
記第１のＦＥＴＮ５と第２のＦＥＴ Ｎ１１、Ｎ２１、
Ｎ３１とが、低閾値電圧型ＭＯＳＦＥＴであるリングオ
ッシレータが示されている。
と遅延回路の具体例を図面を参照しながら詳細に説明す
る。 （第１の具体例）図１、５は、本発明に係わるリングオ
ッシレータの回路図であって、これらの図には、Ｐチャ
ンネルのＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネ
ルのＦＥＴ Ｎ１２、Ｎ２２、Ｎ３２とで構成したイン
バータからなるリングオッシレータにおいて、前記Ｐチ
ャンネルのＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャン
ネルのＦＥＴＮ１２、Ｎ２２、Ｎ３２とを低閾値電圧型
ＭＯＳＦＥＴで構成したリングオッシレータが示され、
叉、第１のＦＥＴＮ５と第２のＦＥＴ Ｎ１１、Ｎ２
１、Ｎ３１とが設けられ、この第１のＦＥＴＮ５と第２
のＦＥＴ Ｎ１１、Ｎ２１、Ｎ３１とはカレントミラー
回路を形成し、前記第１のＦＥＴＮ５のドレインには所
定の電圧が印加され、前記第２のＦＥＴ Ｎ１１、Ｎ２
１、Ｎ３１が前記インバータの定電流型負荷であり、前
記第１のＦＥＴＮ５と第２のＦＥＴ Ｎ１１、Ｎ２１、
Ｎ３１とが、低閾値電圧型ＭＯＳＦＥＴであるリングオ
ッシレータが示されている。
【００２１】以下に、本発明を更に詳細に説明する。図
１に示されたリングオッシレータの回路構成は、図１１
と同じであるから説明は省略する。但し、本発明のリン
グオッシレータでは、インバータリングを構成するトラ
ンジスタのうち、トランジスタＰ１２、Ｎ１２、Ｐ２
２、Ｎ２２、Ｐ３２、Ｎ３２の閾値電圧を、他の部分に
使用しているＭＯＳＦＥＴの閾値電圧よりも低い閾値電
圧型ＭＯＳＦＥＴとし、図面上では、トランジスタシン
ボルを丸で囲って区別し示している。
１に示されたリングオッシレータの回路構成は、図１１
と同じであるから説明は省略する。但し、本発明のリン
グオッシレータでは、インバータリングを構成するトラ
ンジスタのうち、トランジスタＰ１２、Ｎ１２、Ｐ２
２、Ｎ２２、Ｐ３２、Ｎ３２の閾値電圧を、他の部分に
使用しているＭＯＳＦＥＴの閾値電圧よりも低い閾値電
圧型ＭＯＳＦＥＴとし、図面上では、トランジスタシン
ボルを丸で囲って区別し示している。
【００２２】上記の具体例では、ＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタをともに低閾値電圧型ＭＯＳ
ＦＥＴで構成したが、勿論、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの何れかのみに適用してもよい。こ
のように構成したリングオッシレータでは、例えば、こ
の低閾値電圧型ＭＯＳＦＥＴの閾値電圧として、ＮＭＯ
Ｓトランジスタでは、０．３Ｖ（以下、ＶＴＮ０）、Ｐ
ＭＯＳトランジスタでは、ー０．３Ｖ（以下、ＶＴＰ
０）に設定した場合、前述のインバータのＤＣ動作の説
明で明らかなように、動作下限電圧（以下、ＶＣＣＭＩ
Ｎ０という）は以下の式のようになる。
タ、ＮＭＯＳトランジスタをともに低閾値電圧型ＭＯＳ
ＦＥＴで構成したが、勿論、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの何れかのみに適用してもよい。こ
のように構成したリングオッシレータでは、例えば、こ
の低閾値電圧型ＭＯＳＦＥＴの閾値電圧として、ＮＭＯ
Ｓトランジスタでは、０．３Ｖ（以下、ＶＴＮ０）、Ｐ
ＭＯＳトランジスタでは、ー０．３Ｖ（以下、ＶＴＰ
０）に設定した場合、前述のインバータのＤＣ動作の説
明で明らかなように、動作下限電圧（以下、ＶＣＣＭＩ
Ｎ０という）は以下の式のようになる。
【００２３】 ＶＣＣＭＩＮ０＝｜ＶＴＮ０｜＋｜ＶＴＰ０｜＋｜α｜以上 ＝｜０．６｜Ｖ＋｜α｜以上 定電流で制御されたインバータリングの発振周期ＴＯＳ
Ｃの電源電圧ＶＣＣ依存性は、電源電圧ＶＣＣが大にな
ると発振周期ＴＯＳＣが大になり。電源電圧ＶＣＣが小
になると発振周期ＴＯＳＣが小になる。図２にこの状態
を示す特性を示した。
Ｃの電源電圧ＶＣＣ依存性は、電源電圧ＶＣＣが大にな
ると発振周期ＴＯＳＣが大になり。電源電圧ＶＣＣが小
になると発振周期ＴＯＳＣが小になる。図２にこの状態
を示す特性を示した。
【００２４】基本的には、発振周期ＴＯＳＣの電源電圧
ＶＣＣ依存性は直線で表されるが、ＶＣＣＭＩＮ０近傍
領域では、直線から外れて、ある一定の値に漸近するよ
うな特性を示す。しかし、ＶＣＣＭＩＮ付近では、発振
周期ＴＯＳＣの電源電圧ＶＣＣ依存性は、線型を保持し
ているのである。従って、従来回路方式では不可能だっ
たＶＣＣＭＩＮ近傍領域でも、半導体装置内の他の回路
のために適切なタイミングを持つ信号を提供することが
可能になる。従って、ＶＣＣＭＩＮ近傍の電源電圧ＶＣ
Ｃでも適切なタイミングの信号が供給されるが故に半導
体装置全体の特性が悪化しない。
ＶＣＣ依存性は直線で表されるが、ＶＣＣＭＩＮ０近傍
領域では、直線から外れて、ある一定の値に漸近するよ
うな特性を示す。しかし、ＶＣＣＭＩＮ付近では、発振
周期ＴＯＳＣの電源電圧ＶＣＣ依存性は、線型を保持し
ているのである。従って、従来回路方式では不可能だっ
たＶＣＣＭＩＮ近傍領域でも、半導体装置内の他の回路
のために適切なタイミングを持つ信号を提供することが
可能になる。従って、ＶＣＣＭＩＮ近傍の電源電圧ＶＣ
Ｃでも適切なタイミングの信号が供給されるが故に半導
体装置全体の特性が悪化しない。
【００２５】図４に本発明による変形例を示す。回路構
成及びその動作は、図１と略同じであるので説明は省略
する。この例では、スイッチング用のトランジスタと定
電流負荷となるトランジスタの位置を入れ換えている。
図５も本発明による変形例である。この回路では、カレ
ントミラー回路による定電流発生回路部分についても低
閾値電圧型ＭＯＳＦＥＴを使用している。
成及びその動作は、図１と略同じであるので説明は省略
する。この例では、スイッチング用のトランジスタと定
電流負荷となるトランジスタの位置を入れ換えている。
図５も本発明による変形例である。この回路では、カレ
ントミラー回路による定電流発生回路部分についても低
閾値電圧型ＭＯＳＦＥＴを使用している。
【００２６】（第２の具体例）図３は、本発明に係わる
遅延回路の回路図であって、図３には、Ｐチャンネルの
ＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネルのＦＥ
Ｔ Ｎ１２、Ｎ２２、Ｎ３２とからなるインバータで構
成した遅延回路において、前記ＰチャンネルのＦＥＴ
Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネルのＦＥＴＮ１
２、Ｎ２２、Ｎ３２とを低閾値電圧型ＭＯＳＦＥＴで構
成した遅延回路が示されている。
遅延回路の回路図であって、図３には、Ｐチャンネルの
ＦＥＴ Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネルのＦＥ
Ｔ Ｎ１２、Ｎ２２、Ｎ３２とからなるインバータで構
成した遅延回路において、前記ＰチャンネルのＦＥＴ
Ｐ１２、Ｐ２２、Ｐ３２とＮチャンネルのＦＥＴＮ１
２、Ｎ２２、Ｎ３２とを低閾値電圧型ＭＯＳＦＥＴで構
成した遅延回路が示されている。
【００２７】回路構成は、図１２と同じであるから、詳
しい説明は省略する。但し、本発明の遅延回路では、イ
ンバータチェーンを構成するトランジスタのうち、トラ
ンジスタＰ１２、Ｎ１２、Ｐ２２、Ｎ２２、Ｐ３２、Ｎ
３２の閾値電圧を、他の部分に使用しているＭＯＳＦＥ
Ｔの閾値電圧よりも低い低閾値電圧型ＭＯＳＦＥＴと
し、図面上ではトランジスタシンボルを丸で囲み、区別
している。
しい説明は省略する。但し、本発明の遅延回路では、イ
ンバータチェーンを構成するトランジスタのうち、トラ
ンジスタＰ１２、Ｎ１２、Ｐ２２、Ｎ２２、Ｐ３２、Ｎ
３２の閾値電圧を、他の部分に使用しているＭＯＳＦＥ
Ｔの閾値電圧よりも低い低閾値電圧型ＭＯＳＦＥＴと
し、図面上ではトランジスタシンボルを丸で囲み、区別
している。
【００２８】上記した具体例では、ＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタをともに低閾値電圧型ＭＯＳ
ＦＥＴで構成したが、勿論、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの何れかのみに適用してもよい。例
えば、低閾値電圧型ＭＯＳＦＥＴをＮＭＯＳトランジス
タだけに使用した場合のＶＣＣＭＩＮ０’は以下の式で
表される。
タ、ＮＭＯＳトランジスタをともに低閾値電圧型ＭＯＳ
ＦＥＴで構成したが、勿論、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの何れかのみに適用してもよい。例
えば、低閾値電圧型ＭＯＳＦＥＴをＮＭＯＳトランジス
タだけに使用した場合のＶＣＣＭＩＮ０’は以下の式で
表される。
【００２９】 ＶＣＣＭＩＮ０’＝｜ＶＴＮ０｜＋｜ＶＴＰ｜＋｜α｜以上 ＝｜１．０｜Ｖ＋｜α｜以上 勿論、図４、図５のように、遅延回路を構成しても良い
ことは明らかである。
ことは明らかである。
【００３０】
【発明の効果】本発明に係わるリングオッシレータと遅
延回路及びその製造方法は、上述のように構成したの
で、以下の効果を奏する。 （１）半導体装置の動作下限近傍の電圧、即ち、ＶＣＣ
ＭＩＮ近傍領域での装置性能を向上させることを可能に
したことである。
延回路及びその製造方法は、上述のように構成したの
で、以下の効果を奏する。 （１）半導体装置の動作下限近傍の電圧、即ち、ＶＣＣ
ＭＩＮ近傍領域での装置性能を向上させることを可能に
したことである。
【００３１】（２）待機状態での電流消費特性を悪化さ
せないことである。 その理由は、比較的高い閾値電圧であるＭＯＳＦＥＴ
と、比較的低い閾値電圧であるＭＯＳＦＥＴとを組み合
わせた回路構成にして待機状態での電流消費特性が小さ
くなるようにしているからである。また、比較的低い閾
値電圧であるＭＯＳＦＥＴを使用する回路を、発振回
路、遅延回路のようなＶＣＣＭＩＮ近傍での半導体装置
の性能に及ぼす影響が大きい回路に限定して使用するこ
とにより、半導体装置の他部分のほとんどの回路は比較
的高い閾値電圧であるＭＯＳＦＥＴで構成しているが故
に、半導体装置全体の待機状態での電流消費特性を小さ
くすることが出来る。
せないことである。 その理由は、比較的高い閾値電圧であるＭＯＳＦＥＴ
と、比較的低い閾値電圧であるＭＯＳＦＥＴとを組み合
わせた回路構成にして待機状態での電流消費特性が小さ
くなるようにしているからである。また、比較的低い閾
値電圧であるＭＯＳＦＥＴを使用する回路を、発振回
路、遅延回路のようなＶＣＣＭＩＮ近傍での半導体装置
の性能に及ぼす影響が大きい回路に限定して使用するこ
とにより、半導体装置の他部分のほとんどの回路は比較
的高い閾値電圧であるＭＯＳＦＥＴで構成しているが故
に、半導体装置全体の待機状態での電流消費特性を小さ
くすることが出来る。
【図１】本発明に係わるリングオッシレータの回路図で
ある。
ある。
【図２】図１の発振周期の電源電圧依存性を示すグラフ
である。
である。
【図３】本発明に係わるリングオッシレータの変形例の
回路図である。
回路図である。
【図４】本発明に係わるリングオッシレータの変形例の
回路図である。
回路図である。
【図５】本発明に係わる遅延回路の回路図である。
【図６】従来技術によるインバータ回路の回路図であ
る。
る。
【図７】図６のインバータ回路のＤＣ特性を示すグラフ
である。
である。
【図８】図６のインバータ回路のＤＣ特性を示すグラフ
である。
である。
【図９】従来のインバータ回路で電源電圧が低い場合の
状態を説明するグラフである。
状態を説明するグラフである。
【図１０】回路の動作電源電圧の範囲を説明するグラフ
である。
である。
【図１１】従来のリングオッシレータの回路図である。
【図１２】従来の遅延回路の回路図である。
【図１３】従来のリングオッシレータのタイミングチャ
ートである。
ートである。
【図１４】従来のリングオッシレータによる発振周期の
電源電圧の依存性を示すグラフである。
電源電圧の依存性を示すグラフである。
【図１５】従来の遅延回路のタイミングチャートであ
る。
る。
【図１６】従来の遅延回路による遅延時間の電源電圧の
依存性を示すグラフである。
依存性を示すグラフである。
Ｎ４、Ｎ５、Ｎ６、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、
Ｎ３１、Ｎ３２ ＮＭＯＳトランジスタ Ｐ４、Ｐ６、Ｐ７、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、
Ｐ３１、Ｐ３２ ＰＭＯＳトランジスタ Ｒ１ 抵抗
Ｎ３１、Ｎ３２ ＮＭＯＳトランジスタ Ｐ４、Ｐ６、Ｐ７、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、
Ｐ３１、Ｐ３２ ＰＭＯＳトランジスタ Ｒ１ 抵抗
Claims (6)
- 【請求項１】 ＰチャンネルのＦＥＴとＮチャンネルの
ＦＥＴとからなるインバータで構成したリングオッシレ
ータにおいて、 前記ＰチャンネルのＦＥＴとＮチャンネルのＦＥＴの少
なくともどちらかを低閾値電圧型ＭＯＳＦＥＴで構成し
たことを特徴とするリングオッシレータ。 - 【請求項２】 第１のＦＥＴと第２のＦＥＴとが設けら
れ、この第１のＦＥＴと第２のＦＥＴとはカレントミラ
ー回路を形成し、前記第１のＦＥＴのドレインには所定
の電圧が印加され、前記第２のＦＥＴが前記インバータ
の定電流型負荷であり、前記第１のＦＥＴと第２のＦＥ
Ｔとが、低閾値電圧型ＭＯＳＦＥＴであることを特徴と
する請求項１記載のリングオッシレータ。 - 【請求項３】 ＰチャンネルのＦＥＴとＮチャンネルの
ＦＥＴとからなるインバータで構成した遅延回路におい
て、 前記ＰチャンネルのＦＥＴとＮチャンネルのＦＥＴの少
なくともどちらかを低閾値電圧型ＭＯＳＦＥＴで構成し
たことを特徴とする遅延回路。 - 【請求項４】 第１のＦＥＴと第２のＦＥＴとが設けら
れ、この第１のＦＥＴと第２のＦＥＴとはカレントミラ
ー回路を形成し、前記第１のＦＥＴのドレインには所定
の電圧が印加され、前記の第２のＦＥＴが前記インバー
タの定電流型負荷であり、前記第１のＦＥＴと第２のＦ
ＥＴとが、低閾値電圧型ＭＯＳＦＥＴであることを特徴
とする請求項３記載の遅延回路。 - 【請求項５】 インバータで構成したリングオッシレー
タの少なくとも発振周期特性に影響を与える回路部分
が、低閾値電圧型ＭＯＳＦＥＴを含むことを特徴とする
リングオッシレータ。 - 【請求項６】 インバータで構成した遅延回路の少なく
とも遅延時間特性に影響を与える回路部分が低閾値電圧
型ＭＯＳＦＥＴを含むことを特徴とする遅延回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245446A JP2000077984A (ja) | 1998-08-31 | 1998-08-31 | リングオッシレータと遅延回路 |
| US09/386,203 US6154100A (en) | 1998-08-31 | 1999-08-30 | Ring oscillator and delay circuit using low threshold voltage type MOSFETS |
| KR1019990036516A KR100310493B1 (ko) | 1998-08-31 | 1999-08-31 | 링 발진기 및 지연 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245446A JP2000077984A (ja) | 1998-08-31 | 1998-08-31 | リングオッシレータと遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077984A true JP2000077984A (ja) | 2000-03-14 |
Family
ID=17133794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245446A Pending JP2000077984A (ja) | 1998-08-31 | 1998-08-31 | リングオッシレータと遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6154100A (ja) |
| JP (1) | JP2000077984A (ja) |
| KR (1) | KR100310493B1 (ja) |
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| US8106594B2 (en) | 2005-02-28 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
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- 1998-08-31 JP JP10245446A patent/JP2000077984A/ja active Pending
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- 1999-08-30 US US09/386,203 patent/US6154100A/en not_active Expired - Lifetime
- 1999-08-31 KR KR1019990036516A patent/KR100310493B1/ko not_active Expired - Fee Related
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| KR100310493B1 (ko) | 2001-11-05 |
| US6154100A (en) | 2000-11-28 |
| KR20000017655A (ko) | 2000-03-25 |
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