TW461069B - Stacked electrostatic protection circuit - Google Patents

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461069 。 A7 _______________B7五、發明説明（） Ι·1發明領域： 經濟部中央標準局員工消費合作社印製 本發明係有關於一種靜電保護電路，特洌是有關於利 用堆疊式動態隨機存取記憶體（Stack DRAM)之製程，在 打線銲（bonding pad)下的空間，形成一等效電阻，藉以 完成整個堆疊式靜電保護電路。 5·2發明背景： 參見第1圖所示，爲靜電保護電路之電路示意圖。在 打線鮮(bόndlng pad) 1 〇與内部電路之間，以一電阻）2 與一 M0S元件14形成具保護内部電路之靜電保護電路 16。該内部電路係根據不同的半導體製程之需求，設計 成具不同功能性之電路。 參見第2A圖所示，爲依據傳統方法，形成靜電保護 電路完成之剖面結構圖。參見第2B圖所示，爲依據第2A 圖相對應之佈局（Layout)示意圖。在傳統的靜電保護電路 製程中，利用一隔離製程，例如區域氧化法（LOCOS),在 半導體底材矽20上形成一場氧化層（Field Oxide ; F〇X)22以定義出一主動區域，接著在半導體底材砂20 上之主動區域内，沈積多晶♦層並以光罩（Layout)24a爲 蝕刻罩幕，形成M0S元件之閘極24 ，接著利用光罩 本紙張尺度適用_國國家標準（€阳）八4規格（210父297公釐） m, -- I:°ml —LI !0 - It/, HI I I I In —«t· ......1- - - : 1^1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 461069 A7 _________B7 _五、發明説明（） (Layout)26a進行離子植入，摻雜離子擴散驅入底材矽 20，以形成MOS元件之汲極26和源極28。之後，在場 氧化層22、閘極24與底材矽20上，形成一介電層3〇 / 接著利用光罩（Layout>32a ，以非等向性蝕刻介電層30 以形成一打線銲接觸窗（bonding pad contact hole)32。 利用光罩（Layout)36a ’以非等向性触刻介電層3〇以形 成一内連線接觸窗（interconnect contact ho.丨e)36。接著 在場氧化層22與介電層30上，形成一金屬層以填如打線 鋒接觸窗3 2與内連線接觸窗3 6内，並個别利用光罩 (Layout)34a 與光罩（Layout)38a，定義出打線銲（bonding pad〉34圖案·與金屬内連線（interconnect)38圖案，以完成 整個靜電保護電路。此時，M0S元件之汲極26係作爲靜 電保護電路之電阻，而金屬内連線（interconnect)38連接 至半導髏製程的其他内部電路之M0S元件。 由於傳統的靜電保護電路，係以M0S元件之没極作 爲靜電保護電路之電阻，因此隨著製程之中電阻僅增加的 需求’將會被不斷地要求加長半導體底材矽上的掺雜區域 (M0S元件之汲極）以增加電阻値，因此對於整個積體電路 的設計，將造成過度空間的浪費。此外，因爲利用離子植 入和熱擴散方法，在半導體底材矽上形成摻雜區域（M〇s 元件之汲極和源極），並以M0S元件之汲極作爲靜電保護 電路架構中的電阻，因此藉由擴散所形成的電阻値，往往 不易控制，造成誤姜過大。 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 6 1069 A7 B7 五、發明説明（） 5·5發明目的及概述： ， 本發明的主要目的在提供一種堆疊式靜電保護電 路，用以節省空間，並可提昇控制電限値的精確度。 根據以上所述之目的，本發明之堆疊式靜電保護電路 架構，係利用堆疊式動態隨機存取記憶體（Stack DRAM) 之製程，在打線銲（bonding pad〉下的空間，形成一等效 電阻，以節省空間.，Jt有效地控制電阻値。該堆疊式靜電 保護電路製程如下所述： 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 利用一隔離製程以形成一場氧化層於一半導體底材 矽上；形成一 MOS元件於底材矽上，該MOS元^具有源 極、汲極與閘極；形成第一介電層於閘極、源極與底材石夕 上，用以作爲一絶緣層；形成第一導電層於場氧化層、没 極與赛一介電層上’係由微影蝕刻以定義出第一導電層圖 案，用以作爲電容之下極板；形成第二介電層於第一導電 層、第一介電層上，用以作爲電容之介電層；形成第二導 電層於第一介電層上，係由微影姓刻以定義出第二導電層 圖案’用以作爲電谷之上極板，形成.第三介電層於第一導 電層、第二介電層上，用以作爲一保護層；形成打線銲接 觸窗於場氧化層上，係由乾式蝕刻位於場氧化層上之第— 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2974^ 7" 461069 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（） 介電層、第二導電層與第二介電層至第一導電層以形成； 形成位元線接觸窗於MOS之源極上，係由乾式蝕刻位於 MOS之源極上之第三介電層、第二介電層與第一介電薈 至源極以形成；形成金屬導電層於第三介電層上，並填入 打線銲接觸窗、位元線接觸窗中，該金屬導電層藉由微影 蝕刻以定義出一打線銲（bonding pad)圖案’用以封装 (package)與一位元線（bit line)圖案。 5_4圖式簡單説明： 第1圖爲靜電保護電路之電路架構示意圖。 第2A圖爲依據傳统方法，形成靜電保護電路完成之剖面 結構圖。 第2B圖爲依據第2A圖相對應之佈局（Lfyout>示意圖。 第3A圖至第3F圖爲依據本發明方法，形成堆疊式靜電保 護電路之各階段完成之剖面結構圖。 第4A圖爲依據本發明方法，形成堆疊式靜電保護電路完 成之刻面結構圖。 第4B圖爲依據第4A圖相對應之佈局（Layout)示意圖。 5-5發明詳細説明： (請先閲讀背面之注意事項再填寫本頁) 訂 .< 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 461069 A7 __B7 五、發明説明（） 本發明之堆#式靜電#護電路，係利用堆疊式動態随 機存取記憶體（Stack DRAM)之製程，形成具堆疊式的電* 容結構，並在堆聲式電容的上極板與介電層上形成一接觸 窗，之後一金屬廣形成於其結構之上，並填入接觸窗中， 以作爲打線銲（bonding pad)。利甩該接觸窗與，〇3元件 之汲極之間之堆疊式電容的下極板來有效地控制堆疊式 靜電保護電路之電阻値。 參見第3A圖所示’藉由一隔離製程，例如區域氧化 法（L 0 CO S) ’在半導體底材梦1〇〇上形成一場氧化層 (Field Oxide ; FOX) 102以定義出一主動區域，接著在 半導體底材矽100上之主動區域内.，形成_ M0S電晶體 (Meta卜Oxide-Semiconductor Field Effect Transistor)， 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填窝本頁) 其具有閘極10_4、没極1 (}¾和源極1 〇 8。場氧化層1 Q2 形成於底材梦100上，並且和汲極106相鄰以作爲隔離製 程。接著以化學氣梱沈積法（CVD>沈積第一介電層11〇於 M0S電晶體、底材矽1 〇〇、場氧化層彳〇2上，用以作爲 一絶緣層》該第一介電層1 1 〇爲二氡化矽，其厚度约爲 9Q0至1 1 〇〇埃之間β之後利用微影蝕刻技術，形成一層 光阻111以定義出第一介電層no圖案，並以光阻m 爲触刻罩幕，蝕刻去除場氧化層1〇2與没極1〇6上之部份 第一介電層110，以形成第一介電層110圖案。 本紙張尺度賴巾咖家標準（CNS) M雜（2Ι()χ297公楚） 461069 A7 B7 五、發明説明（） 參見第3B囷所示，在場氧化層1〇2、汲極1〇6與第 一介電廣110上，形成具厚度约爲9〇〇至11〇〇埃之間之 第一導電層112。該第一導電層112可爲多晶矽層。接著· 利用微影蝕刻技術，形成一層光阻彳]3以定義•出第—導電 層112囷案，並以光阻113爲蝕刻罩幕，蝕刻去除部份第 -導電層112,以形成第—導電層112圖案，用以作爲電 容之下極板。 接著參見第3C圖所示，利用化學氣相沈積法（cvd) 沈積第二介電層114於第一導電層112、第—介電層11〇 上，其材質可爲二氧化矽或二氧化矽、氮化矽、二氧化矽 之組合結構（ΟΝΟ)等，其厚度約爲6〇至7〇 1 今〈間，該第 二介電層1 1 4用以作無電容之介電層。 接著參見第3D圖所示，在第二介電層1(| 上，形成 第二導電層116。該第二導電層116之厚度約爲9〇〇至 1 100埃之間，其材質可爲多晶矽層。接著覆蓋一層光阻 117以定義出第二導電層116圖案，並以光阻] 1 1 ,爲蝕刻 軍幕，蝕刻去除部份第二導電層6，以形成s /叫弟二導電層 116圖案，用以作爲電容之上極板。 經濟部中央標準局負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 參見第3E圖所示，以化學氣相沈積法（CVD)沈積第 三介電層118於第二導電層116、第二介電層114上，、其 材質可爲二氧化矽、磷矽玻璃、硼磷矽玻璃等，其厚产約 461069 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（） 爲7000至90 00埃之間r用以作爲保護層。接著上一層 光阻119於第三介電層H8上，以定義出位元線接觭窗 (bit line contact hole〉120 與打線銲接觸窗（ponding pad contact hole) 1 22。之後以光阻11 9爲蝕射罩幕，利用乾 式蝕刻方式触刻位於場氧化層1〇2上之部份第三介電層 118、第二介電層114輿第一介電層ίΐ〇至源極1〇8 ,以 形成位元線接觸窗（|3丨〖丨丨116〇〇1^3(：'1|1〇丨.6)120。同時，以 光阻1 1 9爲’餘刻罩慕，利用乾式钟刻方式蚀刻位於源極 108上之部份第三介電層118、第二導電層116、第二介 電層114至第一導電層112 ，以形成打線銲接觸窗 (ponding pad contact ho丨e>122。由於電阻値與導電係 數、面積與長度有關： R = pX L/A => R 〇c L 其中R爲電阻値、L爲長度。 因此，僅需根據堆疊式靜電保護電路製程中電阻的需求， 在場氧化層102上的適當位置，形成打線銲接觸窗122， 即可利用打線銲接觸窗122與汲極106之間距離（L) 123 之第一導電層112來控制靜電保護電路之電阻値^ 參見第3F圖所示，形成第三導電層124於第三介電 層118上，並填入打線銲接觸窗（ponding pad contact hole)122與位元線接觸窗（bit line contacthole>120 中。 該第三導電層124材質可爲鋁矽銅合金，其厚度約爲7500 至8500埃之間。接著利用微影蝕刻技術，形成一層光阻 „L. ξ--^---- (請先閲讀背面之注意事項再填寫本頁)

、tT 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 461069 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（） 以定義出第三導電層124圖索，並以該光阻爲蝕刻軍幕， 钱刻去除部份第三導電層1:24，以形成打線辞（（ponding pad) 1 26 > 用以封装（package)，與位元線（bitline>128 综舍上述，第4A囷爲依據本發明方法，形成堆疊式 靜電保護電路完成之剖面結構圖。第4B圖爲依據第4A 圖相對應之佈局（Layout)示意圖。在本發明之堆疊式靜電 保護電路製程中，利用一隔離製程，例如區域氧化法 (LOCOS)，在半導體底材矽40上形成一場氧化層（Field Oxide ; FOX}42以定義出一主動區域，接著在半導體底 材矽40上之主動區域内，沈積多晶矽層並以光罩 (Layout)44a爲缺刻單幕’形成M0S元件之閘極44，接 著利用光罩（Layout) 46a進行離子植入，掺雜離子擴散驅 入底#矽40，以形成M0S元件之汲極46和源極48。之 後，在場氧化層（Field Oxide ; FOX)48上陸續形成具堆 疊式電容形式之第一導線層50與第二導線層52,並利用 光罩（Layout>50a形成第一導線層50與第二導線層52圖 案。接著形成一介電層54於其結構之上，.之後利用光罩 (l_ayout)56a ，藉由乾式蝕刻以形成一打線鮮接觸窗 (bonding padcontacthole)56 ° 利用光罩（i_ay〇ut)58a， 藉由乾式蝕刻以形成一位元線接觸窗（bit line ccrnUet hole>58。接著在介電層54上’形成一金屬層以塡如打 線銲接觸窗56與位元線接觸窗58内，並個别利用光罩 (Layout)56a 與光罩（Layout>58a’定義出打線銲（b〇nding 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 461069 A7 B7 經濟部中央標準局貞工消費合作社印製 五、發明説明（） pad)60圖案與位元線（bit line)58圖案，以完成本發明之 堆疊式靜電保護電路。此時，MOS元件之汲極46與介$ 打線銲接觸窗56與没極46之間之第一導線層5〇，作< 本發明之堆疊式靜電保護電路所需的—等效電阻。 根據上述，由於傳統靜電保護電路架構，需利用離子 植入和熱擴散方法，在半導體底材矽上形成摻雜區域 (MOS元件之汲極或源極）’其中以MOS元件之汲極作爲 靜電保護電路架構中的電阻，往往因爲電阻是藉由擴散所 形成的，因此不易控制電組値，造成誤差過大，且佔用過 多的空間，造成不必要的浪費。本發明之堆疊式靜電保護 電路架構，係利用堆疊式動態隨機存取記憶體（stack DR A Μ)之製程，在打線鋅（bonding pac〇下的空間，形成 由第一導電層與汲極所組成的一等效電阻，藉以節省製作 靜電保護電路時，所需的空間，以提昇整個半導體製程的 積集度。此外’由於電阻値的控制係由第一導電層與没極 所決定，因此可藉由調整製程中打線鮮接觸窗之形成位 置，亦即利用調整介於打線銲接觸窗與汲極之間之第一導 線層長度，而控制靜電保護電路之電阻値，進而得到精確 的靜電保護電路之電阻値。 以上所述僅爲本發明之較佳實施例而已，並非用以限 定本發明之申請專利範園；凡其它未脱離本發明所揭示之 精神下所完成之等效改變或修飾，均應包含在下述之申請 10 木紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） t請先聞讀背面之注意事項存填寫本頁) 訂 461069 A7 B7五、發明説明（）專利範園内。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 ]_ .一種半導體之靜電保護電路結構，該靜電保護電路結構. 之一電阻係為一動態隨機存取記憶體之一電容之一下極 板與一 Μ 0 S元件之一汲極所形成，藉由該電容之該下極 板之上所連接之一打線銲接觸窗與該Μ 0 s元件之該；及極 \ 間之距離，控制該靜電保護電路结構之該電阻值’該靜電 保護電路結構至少包含： _ 一場氧化層’形成於一底材石夕上1用以作為隔離半導 體Μ 0 S ,元件；該.Μ 0 S元件’形成於該底材石夕上’該M 0 s 元件具有一源極、該汲極、一閘極； 一第一導電層，形成於該場氧化層、該汲極上，用以 作為該電容之該下極板；一第一介電層’形成於該第一導 電層上，用以作為該電容之一介電層； 一第二導電層，形成於該第一介電層上’用以作為該 電容之一上極板； 一第二介電層，形成於該第二導電層上’用以作為一 保護層；該打線銲接觸窗’形成於該場氧化層上’係穿透 該第二介電層 '該第二導電層與該第一介電層至該第一導 及 層 電 打 該 入 填 並 上 層 電 介 二 第 玄 *=0 於 成 形 層 電。 導中 屬窗 金觸 一接 銲 線 結 路 電 護 保 電 靜 之 體 導 半 之 項 TA 第 圍 範 利 專 請 申 如 2 2 ill (Ί"--------訂----------線 (請先閱讀背面之注意事項再填寫本頁) 釐 公 97 2 一 X i10 2 /ί\ 格 規 Α4 s) N (c 準 標 家 國 國 中 用 適 度 尺 張 紙 本 4 61 06 9 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 構，其中上述之第一導電層為多晶矽層。 3 .如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之第一導電層其厚度約為900至1 100之 間。 4 .如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之第二導電層為多晶矽層。 5. 如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之第二導電層其厚度約為900至1 100之 間。 6. 如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之金屬導電層為鋁矽銅合金。 7 ·如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之金屬導電層其厚度約為7500至8500之 間。 8 .如申請專利範圍第1項之半導體之靜電保護電路結 構’其中上述之第一介電層，其材質為二氧化矽。 9 .如申請專利範圍第1項之半導體之靜電保護電路結 構，其中上述之第一介電層其厚度約為6〇至7〇埃之間。 ^--------訂---------線- /i\ -, (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 經濟部智慧財產局員工消費合作社印製 6 10 6 9 as C8 _ D8 六、申請專利範圍 I Ο .如申請專利範圍第9項之半導體之靜電保護電路結. 構，其中上述之第一介電層’其材質可為二乳化石夕或一氧 化矽、氮化矽、二氧化矽之組合結構（0 N 0 )。 II ·如申請專利範圍第10項之半導體之靜電保護電路結 構，其中上述之第一介電層其厚度約為60至7〇埃之間。 1 2 . —種半導體之靜電保護電路結構’該靜電保護電路結 構之一電阻係由一動態隨機存取記憶體之一電容之一下 極板與一 Μ Ο S元件之一汲極所形成’藉由該電谷之戎下 極板之上所連接之一打線銲接觸窗與該Μ 0 S元件之該沒 極間之距離，控制該靜電保護電路結構之該電限值’該靜 電保讓電路結構至少包含： 一場氧化層，形成於一底材矽上’用以作為隔離半導 體Μ Ο S元件； 該MOS元件’形成於該底材矽上’該M0S元件具 有一源極、該汲極、一閘極； 一第一介電層’形成於該閘極、該·源-極與該底材石夕 上，用以作為一絕緣層； 一第一導電層，形成於該場氧化層、該汲極與該第一 介_電層上，用以作為該電容之該下極板； 一第二介電層，.形成於該第一導電層、該第一介電層 上，用以作為該電容之一介電層； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I . ^--------訂---------線 '/{、 , ' (請先閲讀背面之注意事項再填寫本頁) 461069 A8 B8 C8 D8 六、申請專利範圍 一第二導電層，形成於該第二介電層上’用以作為. 該電容之一上極板； (請先閱讀背面之注意事項再填寫本頁) 一第三介電層’形成於該第二導電層、該第一^介電層 上，用以作為一保護層； 一打線銲接觸窗’形成於該場氧化層上’係穿透該第 三介電層、該第二導電層與該第二介電層至該第一導電 層； 一位元線接觸窗形成於該源極上’係穿透該第三介電 層、該第二介電層與該第一介電層至該源極； 一打線銲金屬層，形成於該第三介電層上，並填入該 打線銲接觸窗中；及 一位元線金.屬.層’形成於該第二介電層上，並填入該 位元線接觸窗中。 1 3 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第一導電層為多晶矽層° 經濟部智慧財產局員工消費合作社印製 i 4 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第一導電層其厚度約為900至1 100之 間。 1 5 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第二導電層為多晶石夕層。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 1 0 6 9 as C8 _ D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1 6 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第二導電層其厚度約為900至1 100之 間。 1 7 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之打線銲金屬層和位元線金屬層為銘石夕鋼合 金。 1 8 .如申請專利範圍第1 2項之電路結構，其中上述之打 線銲金屬層和位元線金屬層’其厚度約為’ 7 5 0 〇至8 5 0 〇 之間。 1 9 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第一介電層，其材質為二氧化矽。 2 0 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第一介電層其厚度約為9〇〇至11〇〇埃之 間。 經濟部智慧財產局員工消費合作社印製 2 1 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第二介電層’其材質可為二氧化矽或二氧 化石夕、氮化矽、二氧化石夕之組合結構（ONO) ° 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 1 0 6 9 as C8 _ D8 六、申請專利範圍 2 2 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第二介電層其厚度約為60至70埃之間。 2 3 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第三介電層’其材質可為二氧化矽、磷矽 玻璃、硼填矽玻璃其中之一。 2 4 .如申請專利範圍第1 2項之半導體之靜電保護電路結 構，其中上述之第三介電層其厚度約為7000至9000埃 之間。 25.—種半導體之靜電保護電路之製程’該靜電保護電路 之一電阻係由一動態隨機存取記憶體之一電容之一下極 板與一 Μ Ο S元件之一汲極所形成，藉由該電容之該下極 板之上所連接之一打線銲接觸窗與該Μ 0 s元件之該沒極 ’間之距離，控制該靜電保護電路之該電阻值，該靜電保護 電路之製程至少包含下列步驟： 形成一場氧.化層於一底材矽上’用以作為隔離半導.體 Μ Ο S元件； 形成該Μ Ο S元件於該底材矽上’該Μ Ο S元件具有 經濟部智慧財產局員工消費合作社印製 上 材 底 該 與 極 源 該 、 極 閘 亥 古° 極於 閘層 一 電 、介 極一 没第 該一 、成 極形 源 介 1 第 該 與 極 汲 亥 ^so ' 層 化 氧 場 =° 於 層 電 層導 緣一 絕第 \ -為成 作形 以 用 7 21 ___' 格 規 A4 S) N (C 準 標 {和 國 國 中 用 適 度 張 紙 本 釐 公 97 (請先閱讀背面之注意事項再填寫本頁)

   461069 A8 B8 C8 D8 六、申請專利範圍電層上，係由微影钱刻以定義出該第一導電層圖案’用以 作為該電容之該下極板； 電 亥 . ί 介 於」 層之 電容 介電 二該 第為 一作 成以 形用 層 電 介 一 第 亥 =0 , 層 電 導· 1 第 層 第， 案 於圖 層層 電電 導導 二二 第第 一 該 成出 形義 定 以 介 板 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 刻極 蝕上 影一 微之 由容 係電 ，該 為 作 上 層 電 以 用 層 電 介二 第 亥 =° ' 層 電 導二 第 亥 士5 於 層 電 介 三 第 1 成 形 化 氧層 場電 該介 於三 •，窗第 層觸該 護接之 保銲上 一 線層 為打化 作該氧 以成場 用形該 ’ 於 上 位 成 形 以 層 電 於 窗層 觸電 導接介. 一.線三 第元第 該位該 至一.之 層成上 電形極 介 源 二 該 上 層 第 亥 含° 上 極 源 該 第 亥 含° 刻第 钱該 式與 乾層 由電 係導 於層 位電 刻介 钱一 式第 乾該 由與 係層 電 介 線 打 該 入 填 並 上 層 電 介 三 第 該 於 層 電 :Α’ 導 成屬 形金 以一 極成 源形 該 至 蚀 影 微 由 藉 層 〇 電 導案 屬圖 金線 玄元 ^£0 ，位 中一 窗與 觸案 妾圖 元線 位打 該一 、 出 窗義 觸定 接以 銲刻 6 2 第 圍 範 利 專 請 申 如 第 之 述 上 中 層 電 導 之 項砂 晶 5 2 多 為 其 程. 製 之 路 電 護 保 電 靜 層 其 程 製 之 路 電 護 保 電 靜 之 項 5 2 第 圍 範 利 專 請 申 如 7 2 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 1 06 9 A8 B8 C8 D8 六、申請專利範圍 中上述之第一導電層其厚度約為900至1100埃之間。 (請先閱讀背面之注意事項再填寫本頁) 2 8 .如申請專利範圍第2 5項之靜電保護電路之製程’其 中上述之第二導電層為多晶矽層。 2 9 .如申請專利範圍第2 5項之靜電保護電路之製程，其 中上述之第二導電層其厚度約為900至1100埃之間。 3 0 ·如申請專利範圍第2 5項之靜電保護電路之製程，其 中上述之金屬導電層為鋁矽銅合金。 3 1 .如申請專利範圍第2 5項之靜電保護電路之製程，其 中上述之金屬導電層其厚度約為75 00至8500埃之間。 3 2 .如申請專利範圍第2 5項之靜電保護電路之製程’其 中上述之第一介電層’其材質為二氧化矽。 3 3 .如申請專利範圍第2 5項之靜電保護電路之製程’其 中上述之第一介電層其厚度約為900至1 1〇〇埃之間。 經濟部智慧財產局員工消費合作社印製 3 4 .如申請專利範圍第2 5項之靜電保護電路之製程’其 中上述之第二介電層’其材質可為二氧化矽或二氧化矽、 氮化矽、二氧化矽之組合結構（◦ Ν Ο )。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 461069 雜 C8 D8 I : ~ .六、申請專利範圍 3 5 .如申請專利範圍第 2 5項之靜電保護電路之製程’其 中上述之第二介電層其厚度約為60至70埃之間。 3 6 .如申請專利範圍第 2 5項之靜電保護電路之製程，其 中上述之第三介電層，其材質可為二氧化矽、磷矽玻璃、 硼磷矽玻璃其中之一。 3 7 .如申請專利範圍第2 5項之靜電保護電路之製程’其 中上述之第三介電層其厚度約為 7000至 9000埃之 間。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

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