TW466832B - Self-compensating phase detector - Google Patents
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- 230000003068 static effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000012545 processing Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims description 2
- 238000013461 design Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 230000007613 environmental effect Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000005259 measurement Methods 0.000 abstract description 2
- 230000036039 immunity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 6
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 5
- 238000011084 recovery Methods 0.000 description 4
- 230000007717 exclusion Effects 0.000 description 3
- 230000033590 base-excision repair Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 101100258315 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) crc-1 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000015788 innate immune response Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Description
466832 A7 B7 經濟部中央標準局員工消費合作衽印製 五、發明説明(1 發明背t 1. 發明範1| 本發明係有關於睡聪彳σ占 Sr 〇 ^ 、f脈k 。更明確而言,本發明係關於 内邢時脈信號與參考時脈信號的同步。 2. 相關技藝 才Μ鎖定k路(PLL)的目標是要使非同步時脈信號能夠 同步。若要完成此同步,該PLL係要使用相位偵測器,而 此相位偵測器會比較兩同步的時脈相纟,並指示來自同步 的距離。Μ想上’如果兩時脈信號同步,此相位偵測器的 輸出會是零Η口果第一信號太快,輸出是正的,而如果第 一信號太慢,輸出會是負的。事實上,由於諸如路徑不符 及/或裝置不符的設計實際限制,靜態相位錯誤通常是會 存在。此表示當靜態相位差存在的時候,該相位偵測器會 輸出零。 圖1是先前技藝相位鎖定迴路的方塊圖。參考時脈信號 (REF_CLK) 1係輸入相位偵測器1 〇。相位偵測器1 〇的第一 輸入是從電壓所控制的振盪器1 2所產生的時脈信號(CLK) 2。相位偵測器1〇係將REF一CLK 1與CLK 2的相位相比較。 比較的結果是濾波器1 1所過濾。濾波器的輸出會經由放大 器(在圖中未顯示)而驅動電壓所控制的振盪器(vco) i2 , 以產生CLK 2。當上面所討論的靜態相位錯誤存在的時 候,由VCO 12所產生的CLK 2並不會正確地與REF CLK i 同步。這會造成PLL應用上的非理想時序限制,及在時脈 恢·復電路(CRC)應用上的不良位元錯誤率(BERs)。 -4 本紙張尺度適用中國國家標準(CNS ) A4規格(2l〇x297公釐) --.--^---裝------訂-------線 (請先閱讀背面之注意V丨S.A 本頁) 4 6 A7 B7 五、發明説明 當REF—CLK的頻率增加的時候,靜態錯誤的問題便會惡 化。對於在2GHz(〇_5x10-、時間)的辦clk而言,甚 至經由重要電路的延遲微小變化會造成從理想取樣點的極 大偏差。例如,63X10-12秒延遲係等於在2 QHz時的45。 相位錯誤。在任意資料流與用來取樣資料相同步的資料 移系統中,該相位鎖定迴路必須將Vc〇時脈信號鎖定在1( 。相位差内…咸少在BER上的相位差效果。先前技藝相 位债測器在環境變化下是無法可靠地傳送.此效率,相位债 測器在實際的使用上是有可能會遇到的。 鑑於先前的描述,甚至在非常高的時脈率,意欲能有方 法和裝置能使參考時脈相位能夠忠實符合第二時脈信號。 發明概要 ,所揭露的是相位錯誤補償裝置。第—相位偵測器會複 製,以5文於第一和第二相位偵測器存在。相位移位器:轉 合在第二相位偵測器的回授迴路。相位移位器的輸出係轉 合至第一和第二相位偵測器的其中每一的輸入。 圖.式之簡簟説明 圖1是先前技藝相位鎖定迴路的方塊圖。 趣濟部中央樣準局貢工消費合作社印製 圖圖2是採用本發明的一具體實施例的相位鎖定迴路方塊 圖3是採用本發明的另一具體實施例的不同時脈恢復兩 路方塊圖。 % 圖4是本發明的另一具體實施例方塊圖。 圖5是採用本發明的一具體實施例的系統圖式。 -5- (210X297公釐) 良紙張尺额财關 經濟部中央標準局員工消費合作社印製 ^6683¾ ΚΊ " 〜__ __Β7____ 五、發明説明(3 ) ' 發明之詳細 在下面所插述的本發明具體實施例係藉由明顯地減少靜 悲相位錯誤的效果而改良相位差測量的精確度。而且,此 減少會保持正確,而不管處理、溫度、和電壓的變化。因 此’本發明對於環境情況的固有免疫會在製造過程中產生 車父少的故障零件。此外,因爲設計會對環境變化自動調 即,設計上的容易便可明顯地改良。.例如,在先前技藝只 改變vco輸出的負載會改變回轉率,並影響相位偵測器的 效率。當使用所揭露的裝置之時,該相位偵測器會自我校 準至新的情況,所以變化便可達成而無需重新設計。例 如’如要小心地使用相位偵測器而使用兩相同相位偵測 器’該等其中之一相位偵測器及在負回授迴路中的電壓所 控制相位移位器的使用改變信號,以致於能夠使改變的信 號能補償既有的靜態相位錯誤。此相同的改變信號是用於 第一相位偵測器的比較,藉此減少系統能夠鎖定在參考時 脈信號上的靜態相位錯誤效果。 圖2疋採用本發明的一具體實施例的相位鎖定迴路方塊 圖。參考時脈1 (REF — CLK)係輸入相位偵測器2 1。電壓所 控制的振盪器1 2會產生本地時脈信號(CLK) 2。clk 2會同 時輸入第二相位偵測器2 2和電壓所控制的相位移位器 (VCPS) 20。就相同而言,電流所控制的相位移位器(ccps) 能夠使用。相位偵測器2 2是相位偵測器2 1的複製。 VCPS 20的輸出相位偵測器2】和相位偵測器2 2的第二輸 入。因此,相位偵測器2 2能有效地將CLK 2與CLK (ΖΧαυΚ;) 3 -6- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210χ297公瘦) (請先閲讀背面之注意<' X本頁) .裝· 訂 A6683 2
第88100456號專利申請案 中文說明書修正頁(90年8月^ 五、發明説明(4 ) 的相位移相比較》在理想的世界中,如在最初的範例’由 電壓VCPS 20所造成的相位變化量是零,相位偵測器2 2的 輸出應也是零。然而,如果存在靜態相位錯誤,某些相位 變化必須由VCPS 20產生,以便將相位偵測器2 2的輸出驅 動至零。放大器2 3會放大相位偵測器2 2的輸出,所以在 CLK 2和ACLK 3之間的微量差會造成驅動至vcps 20的較 大控制.電壓。因此’ ACLK 3會移位,直到它將相位偵測 器22的輸出驅動至零為止。aclk 3的相位變化量應能足 夠適合回授迴路的靜態相位錯誤。因為相位偵測器2 2和 相位偵測器2 1是彼此的精確複製,某些靜態相位錯誤會 出現在兩相位偵測器是可預期的。因此,當C l K 2與 REF_CLK 1同步的時候,△clk 3會產生零,當作更正的相 位差2 5 »而ACLK 3係提供給與ref_CLK 1相比較的相位 偵測器2 1的第二輸入。在所顯示的具體實施例中,更正 的相位差2 5係驅動濾波器1 1,其會依序驅動電壓所控制 的振盪器1 2 。數個適當的濾波器會存在。 圖3是採用本發明另一具體實施例的不同時脈恢復電路 方塊圖。包括CLK和CLKZ的不同輸入時脈信號50及包括 QLK和QLKZ的九十度相位差時脈信號52係輸入電壓控制相 位移位器60。電壓控制相位移位器60係包括6個可變延遲單 元(VARDELs)40、41、42。某些適當的VARDELs是在名稱為A Variable Delay Cell With A Self-Biasing Load,而申請案號是 OWOOS/AYUSPS,994,939)的申請專利中描述。當 VARDELs 41 相對延遲九十度相位差時脈信號52的時候,VARDELs 40會 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公董)
號專利申請案 中文說明書修正頁(90年8月) ay __^_ B7 五發明説明(5~Γ" 提供不同輸入時脈信號50的可變延遲。VARDELS 42只當 作在VARDELs 40和41及互斥Ο R閘3 3之間的一層缓衝處理 使用。因此,使用此製作的輸入時脈50和在九十度相位 差時脈52每個皆具有不同輸出時脈56的基本頻率。互斥 Ο R閘3 3係使用於倍頻,既然時脈信號的互斥〇 R及其九 十度相位差會造成輸出時的倍頻。因此,由2XCLK和 2XCLKZ所組成的輸出時脈56是在基本頻率,而它是輸入 時脈50和九十度相位差時脈52的兩倍頻率。 兩微分整流器混合器低通濾波器單元(DRML) 61、62係 分別耦合至輸出時脈56和參考時脈54、及九十度相位差 時脈5 2。DMRL可以是諸如在申請專利名稱Improved Differentiator, Rectifier, Mixer and Low-pass Filter Circuit > 而申請案號是08/940,456(1^?6,163,582)中所描述的,其已轉 讓給本專利。相位偵測器是與DRML的混合器部分實現。 微分器和整流器部份能有效地加倍九十度相位差時脈信號 52,而它然後會與輸出時脈56比較,以產生不同的延遲 信號5.8 delayp和delaym。Delayp和delaym是如上所討論的 VARDELs 40和4 1的控制輸入,明顯地,當互斥〇 R閘3 3正 常會將額外的靜態相位錯誤加入時脈的時候’相位移位器 會適合由於互斥〇 R閘3 3的任何靜態相位錯誤,因為時脈 是回授迴路的部份。最後,當參考時脈與九十度相位差時 脈鎖定的時候,微分輸出7 0會驅動至零。假設參考時脈 正在時脈計時資料流,這是意欲的,因為然後的資料取樣 會發生在資料有效過程中的時間中央。 -8- 本紙張尺度適用中國國家棣準(CNS) A4规格(210 X 297公釐) 裝 訂 466832 經濟部中央標準局員工消費合作社印製 ΑΊ Β7 五、發明説明(6 ) ~~ 已發現上述的具體實施例接受每秒2 Gbits的任意資料 流’並產生用來取樣資料的同步時脈。所獲得的鎖並係藉 ^,少靜態相位錯誤的效果而使BER最佳化。此外,該具 體實施例在0.4"互補金屬氧化半導體(CM〇s)處理上 地製造。 圖4是本發明的另一具體實施例方塊圖。在此具體實施 例中,孩參考時脈係經由可變相位移位器120和相位偵測 器122來驅使動。所改變的參考時脈丨〇3然後會運用在相位 偵測器122的另一輸入及相位偵測器121的輸入。相位偵測 =122的比較結果是由放大器丨2丨所放大,並驅動相位移位 态120,藉以符合在既有設計上的任何靜態相位錯誤。 VCO時脈係經由延遲單元】3 〇而驅動相位偵測器12 ^,因 此,相位偵測器121的輸出是在參考時脈vc〇時脈之間的 更正相位差。延遲單元丨30能夠使用可變相位移位器來實 現,而可變相位移位器的輸入是關閉。延遲單元13〇的目 的疋要確保具有回授迴路的時脈路徑是最快的時脈路徑。 這疋w名人的,因爲它非常不容易增加負延遲。因此,藉由 引用延遲單元,您能確保vc〇時脈路徑(在此情況)從不快 於參考時脈路徑。 ^由在技藝中的其中一技術可確認到藉著將相位移位器和 第一相位偵測器引用任何的時脈路徑可適應靜態相位錯 誤。也應了解到,在技藝中的其中一技術應儘可能符合任 何具體實施例的第一和第二相位偵測器。因此,在績出的 相位偵測器中係意欲使用大於最小的幾何,以致能減輕在 ___ -9- 本紙張尺度適用中國國家榡準(CNS ) A衫見格(21〇χ297公釐) ^----...——----裝-------訂----^—線 - (請先聞讀背面之注意i,t'4¥本頁) M466 83 2 經濟部中央標準局員工消費合作衽印製 A7 B7 五、發明説明(7 ) 兩相位偵測器之間不相符的裝置危機。而且,當此特殊裝 置對於相位鎖定迴路(PLL)非常有用的時候,而相位鎖定 迴路存在任何電子工業,這可應用在需要正確相位比較 (典型是達成正確的相位鎖)旳任何系統。 圖5是採用本發明具體實施例的系統圖。第—無線電收 發機140是在串列匯流排160上將信號傳送至第二無線電收 發機150。第一無線電收發機係使用時脈信號161傳送,而 此時脈信號具有頻率和相位。在第二無線電收發機15〇中 的時脈恢復電路1 5 1使無線電收發機1 5 〇的内部時脈符合於 來自串列匯流排160的時脈信號1 5 1的頻率和相位。在圖2_ 4中所顯示的具體實施例係適合使用在Crc 1 5 1。在一具體 實施例中,串列匯流排i60會遵從在IEEE標準1394_丨995中 所描述的協定、高效率串列匯流排的IEEE標準、或諸如在 高效率串列匯流排(補充)的l394a草擬標準、高效率串列 匯流排(補充)的1934b草擬標準中所描述的協定。這些標 準的校訂能偶爾預期到。 在先前的規格中,本發明的描述是有關於特殊的具體實 施例。然而,很清楚的,各種不同的修改和變化能夠達 成’而不會達背在附綠的申請專利中所發表的本發明之精 神和範圍。因此,規格和圖式係用以説明而不是限制。因 此,本發明的範圍應只受到附綠的申請專利範園的限制.。 -10- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
I*-Ί; ^ 裝 訂 -線 - (請先閱讀背面之注意厂vs..j!f本頁),;V
Claims (1)
- 46683 2第88 1 00456號專利申請案 申文申請專利範圍修正本(90年8月) 六、申請專利範圍 ι· 一種補償相位誤差之裝置,包括: 一第一相位偵測器; 第一相位偵測器,其係第_相位偵測器的複製;以 及 相位移位器,其係耦合在第二相位偵測器的一回授 迴路,其中該相位移位器輸出係耦合第一和第二相位偵 測器各自之一輸入。 2. 如申請專利範圍第丨項之裝置,該裝置進一步包括: 放大器,其係耦合在第二相位偵測器的輸出和相位 移位器之間。 3. 如申請專利圍第2項之裝置,其中該第二相位偵測器 係接收時脈信號及時脈信號的相位變化,而該相位變化 疋在時脈信號和時脈信號相位變化之間的比較所決定的 相位變化量。 4. 如申請專利範圍第!項之裝置,其中該相位移位器係包 括複數可變延遲單元。 5. 如申請專利範圍第4項之裝置,其中第一子集的複數可 變延遲單元會改變時脈信號,而第二子集的可變延遲單 元會改變九十度相位差時脈信號。 6. 如申請專利範圍第5項之裝置,進一步包括: 一互斥OR閘,其具有當作輸入的時脈信號變化和九十 度相位差時脈信號的變化,藉此產生兩倍速時脈信號。 7. 如申請專利範圍第3項之裝置,其中該時脈信號是微分 信號。 經濟部中央標準局員工消費合作社印製 466 83 2 as C8 ___ D8 六、申請專利範圍^ ~' ' 8· —種補償相位誤差之方法,包括下列步驟: 於-第-相位偵測器中將_第一時脈信號與一相位變 化第一時脈信號相比較; 調整第-時脈信號的相位變化,其係基於第一時脈信 號和相位變化第-時脈信號的一比較結果來調整:以及 在一第一相位偵測器中的比較處理將相位變化第一時 脈L號與帛_時脈#號相比較,其中該相位偵測器是 第一相位偵測器的複製。 9. 如中請專利範圍第8項之方法,該方法進一步包括下列 步驟: 增加第一相位偵測器的輸出,以驅動該相位變化。 10. 如申叫專利|a圍弟8項之方法,該方法進一步包括下列 步驟: 延遲第二時脈的信號路徑,以確保第一時脈信號的信 號路徑係始終等於或短於第二時脈信號的信號路徑。 11. 如申請專利範圍第8項之方法’其中在時間t==〇,該相位 變化是等於0。 12. 如申請專利範圍第8項之方法,其中該等第一相位偵測 器和第二相位偵測器係使用大於最小的幾何而繪製。 13. —種補償相位誤差之系統,包括: 一串列匯流排’其係用以轉換響應於一第一時脈信號 的資料;以及 一轉合至串列匯流排之收發機,該收發機係響應於一 第二時脈領域’該無線電收發機係包括一第一相位偵測 本紙張认適用中國a家操準(CNS) A4胁(21()><297公着) (請先閲讀背面之注意事項再填寫本頁) 訂丨 A8 B8 C8 D8申請專利範圍 466 83 2 器 '一第—相位偵測器、和.一相p Sg „ 、 τ 相位移位器,該等第一如 位偵測器和相位移位器係耦合 g„秘, 今銮宜^ , 稱β在—負回授迴路,以移位 該爭矛-時脈信號和第二時脈信號的其中之_ 一靜態相位錯誤。 補慣 14. 申請專利範園第13項之系統,其中所改變的時脈信號是 具有最快信號路徑的時脈信號。 15. 申請專利範圍第13項之H其中該第—時脈信號是電 壓所控制的振盪器(vco)時脈信號,而該第二時脈信號 疋外部參考時脈信號。 16. 申请專利範圍第1 5項之系統,其中該參考時脈信號是送 來資料的時脈率。 17_申請專利範圍第1 6項之系統,其中該參考時脈信號係藉 由第二相位偵測器而與改變的VCO時脈信號相比較,而 該等VCO時脈信號和改變的VCO時脈信號是由第一相位 偵測器比較。 (請先閲讀背面之注意事項再填寫本頁). •訂 經濟部中央標隼局員工消費合作社印製 本紙張又度適用中國國家標準(CNS )八4規^格(21〇X297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/006,650 US6208181B1 (en) | 1998-01-14 | 1998-01-14 | Self-compensating phase detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW466832B true TW466832B (en) | 2001-12-01 |
Family
ID=21721941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW088100456A TW466832B (en) | 1998-01-14 | 1999-01-13 | Self-compensating phase detector |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6208181B1 (zh) |
| EP (1) | EP1047946A4 (zh) |
| JP (1) | JP4681731B2 (zh) |
| KR (1) | KR100367111B1 (zh) |
| AU (1) | AU2004499A (zh) |
| MY (1) | MY123026A (zh) |
| TW (1) | TW466832B (zh) |
| WO (1) | WO1999036792A1 (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69929835T2 (de) * | 1998-11-24 | 2006-11-02 | Giga A/S | Verfahren und schaltung zur neutaktung eines digitalen datensignals |
| KR100331562B1 (ko) * | 1999-11-29 | 2002-04-06 | 윤종용 | 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법 |
| US8385476B2 (en) | 2001-04-25 | 2013-02-26 | Texas Instruments Incorporated | Digital phase locked loop |
| US7231306B1 (en) * | 2002-04-30 | 2007-06-12 | Rambus Inc. | Method and apparatus for calibrating static timing offsets across multiple outputs |
| TW578363B (en) * | 2003-01-23 | 2004-03-01 | Univ Nat Chiao Tung | Narrow control pulse phase frequency detector |
| WO2006026565A2 (en) * | 2004-08-27 | 2006-03-09 | Conexant Systems, Inc. | Systems and methods for calibrating transmission of an antenna array |
| DE102004045288A1 (de) * | 2004-09-16 | 2006-04-06 | Scheytt, Johann Christoph, Dr. | Schaltungsanordnung zur variablen Signalverzögerung und Schaltungsanordnung zur automatischen Kalibrierung von Phasenmessgliedern |
| DE102004064023B4 (de) * | 2004-09-16 | 2007-10-11 | Scheytt, Johann Christoph, Dr. | Schaltungsanordnung zur automatischen Kalibrierung von Phasenmessgliedern |
| US7649388B2 (en) * | 2006-03-31 | 2010-01-19 | Intel Corporation | Analog voltage recovery circuit |
| US7656226B2 (en) * | 2006-03-31 | 2010-02-02 | Intel Corporation | Switched capacitor equalizer with offset voltage cancelling |
| US7319352B2 (en) * | 2006-04-04 | 2008-01-15 | Johann-Christoph Scheytt | Phase and amplitude modulator |
| US7423464B2 (en) * | 2006-04-04 | 2008-09-09 | Johann-Christoph Scheytt | Phase and amplitude modulator |
| DE102006024210A1 (de) | 2006-05-23 | 2007-11-29 | Deutsches Elektronen-Synchrotron Desy | Selbstabgleichende driftfreie Hochfrequenz-Phasendetektor-Schaltung |
| WO2014209326A1 (en) | 2013-06-27 | 2014-12-31 | Intel Corporation | Low power equalizer and its training |
| US11314107B2 (en) * | 2018-09-27 | 2022-04-26 | Macom Technology Solutions Holdings, Inc. | Optical modulation skew adjustment systems and methods |
| US10784845B2 (en) | 2018-09-27 | 2020-09-22 | Macom Technology Solutions Holdings, Inc. | Error detection and compensation for a multiplexing transmitter |
| US11777702B2 (en) | 2018-09-27 | 2023-10-03 | Macom Technology Solutions Holdings, Inc. | Closed loop lane synchronization for optical modulation |
| US12184751B2 (en) * | 2020-12-18 | 2024-12-31 | Intel Corporation | Wide-range inductor-based delay-cell and area efficient termination switch control |
| US11909404B1 (en) * | 2022-12-12 | 2024-02-20 | Advanced Micro Devices, Inc. | Delay-locked loop offset calibration and correction |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909735A (en) * | 1974-04-04 | 1975-09-30 | Ncr Co | Slow switch for bandwidth change in phase-locked loop |
| US4109102A (en) * | 1975-12-02 | 1978-08-22 | Nippon Electric Company, Ltd. | Phase synchronizing circuit |
| US4037170A (en) * | 1976-04-05 | 1977-07-19 | Stromberg-Carlson Corporation | Difference amplifier having extended common mode range |
| US4329656A (en) * | 1977-01-31 | 1982-05-11 | Motorola, Inc. | High-speed voltage subtractor |
| JPS5975146A (ja) * | 1982-10-21 | 1984-04-27 | Chugoku X Sen Kk | 金属管の渦流探傷装置 |
| US4527276A (en) * | 1984-01-16 | 1985-07-02 | The United States Of America As Represented By The Secretary Of The Army | Digital pulse position modulation communications system with threshold extension |
| JPS60171037A (ja) * | 1984-02-16 | 1985-09-04 | 株式会社東芝 | 超音波診断装置 |
| KR900000464B1 (ko) * | 1984-10-05 | 1990-01-30 | 가부시기가이샤 히다찌세이사꾸쇼 | 복조 회로 |
| US4638503A (en) * | 1985-02-20 | 1987-01-20 | Delta Electronics | Fully compatible AM stereophonic transmitting system |
| US4702112A (en) * | 1985-08-12 | 1987-10-27 | The Babcock & Wilcox Company | Ultrasonic phase reflectoscope |
| JP2770342B2 (ja) * | 1988-09-26 | 1998-07-02 | 日本電気株式会社 | 自動位相制御回路 |
| US4959617A (en) * | 1989-05-30 | 1990-09-25 | Motorola, Inc. | Dual state phase detector having frequency steering capability |
| JPH0467823U (zh) * | 1990-10-23 | 1992-06-16 | ||
| JP3245925B2 (ja) * | 1992-02-19 | 2002-01-15 | ソニー株式会社 | デジタルpll回路 |
| US5339259A (en) * | 1992-07-10 | 1994-08-16 | Northrop Grumman Corporation | High speed high resolution ultrasonic position and orientation tracker |
| TW266377B (zh) * | 1993-03-23 | 1995-12-21 | Toshiba Co Ltd | |
| US5351000A (en) * | 1993-07-30 | 1994-09-27 | Hughes Aircraft Company | Method of cancelling offset errors in phase detectors |
| JP3122563B2 (ja) * | 1993-09-02 | 2001-01-09 | 三菱電機株式会社 | 位相同期回路 |
| SE502813C2 (sv) * | 1994-05-04 | 1996-01-22 | Ericsson Telefon Ab L M | Metod och anordning vid analog-digitalomvandlare |
| WO1995034127A1 (en) * | 1994-06-03 | 1995-12-14 | Sierra Semiconductor Corporation | A three-state phase-detector/charge pump circuit with no dead-band region |
| US5798801A (en) * | 1996-05-08 | 1998-08-25 | U.S. Philips Corporation | Arrangement for providing vivid color in a television signal |
| US5907253A (en) * | 1997-11-24 | 1999-05-25 | National Semiconductor Corporation | Fractional-N phase-lock loop with delay line loop having self-calibrating fractional delay element |
-
1998
- 1998-01-14 US US09/006,650 patent/US6208181B1/en not_active Expired - Lifetime
- 1998-12-17 KR KR10-2000-7007724A patent/KR100367111B1/ko not_active Expired - Fee Related
- 1998-12-17 EP EP98964801A patent/EP1047946A4/en not_active Ceased
- 1998-12-17 WO PCT/US1998/027047 patent/WO1999036792A1/en not_active Ceased
- 1998-12-17 JP JP2000540451A patent/JP4681731B2/ja not_active Expired - Fee Related
- 1998-12-17 AU AU20044/99A patent/AU2004499A/en not_active Abandoned
-
1999
- 1999-01-13 TW TW088100456A patent/TW466832B/zh not_active IP Right Cessation
- 1999-01-13 MY MYPI99000119A patent/MY123026A/en unknown
-
2001
- 2001-02-13 US US09/782,867 patent/US6518806B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010005154A1 (en) | 2001-06-28 |
| JP4681731B2 (ja) | 2011-05-11 |
| EP1047946A1 (en) | 2000-11-02 |
| WO1999036792A1 (en) | 1999-07-22 |
| KR20010034111A (ko) | 2001-04-25 |
| KR100367111B1 (ko) | 2003-01-09 |
| EP1047946A4 (en) | 2002-05-15 |
| AU2004499A (en) | 1999-08-02 |
| US6208181B1 (en) | 2001-03-27 |
| MY123026A (en) | 2006-05-31 |
| US6518806B2 (en) | 2003-02-11 |
| JP2002509415A (ja) | 2002-03-26 |
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|---|---|---|---|
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