TW495876B - Semiconductor integrated circuit device and its manufacture method - Google Patents

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TW495876B
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gas
semiconductor integrated
semiconductor substrate
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TW090106200A
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Kazuo Yamazaki
Shinji Kuniyoshi
Kousuke Kusakari
Takenobu Ikeda
Masahiro Tadokoro
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Hitachi Ltd
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Description

495876 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（， 發明之背景 本發明係關於-種半導體積體電路裝置之製造方法及半 導體積體電路裝置技術，尤其，適用於一具有多結晶或單 結晶之碎（Si)與鍺（Ge)的合金（以下，僅稱以以）作爲閘極 電極材料之半導體積體電路裝置製造方法及半導體積體電 路裝置非常有效的技術。 有關SiGe利用於閘極電極材料之半導體積體電路裝置技 術，已記載於例如 J. Vac. Sci. TechnQl Jul/Aug 1997
Pl874~pl880 ^. Vac. Sci. Technol Jul/Aug 1998 p 1833~p 1840 或特開平i i-330463號公報，有關SiGe閘極電極之圖案技術 已被揭示。 發明之簡單説明 -本發明人研究有關一具有以&層之閘極電極的形成技 術’結果表示於下。 、具^SiGe層之閘極電極的形成處⑨，係具有間極電極形 成膜之堆積、其圖案化及後處理之3種處理步驟。亦即， 首先，於半導體基板之主面上形成閘極絕緣膜後，再於其 上，堆積一具有SlGe層之閘極電極形成膜。繼而，於此閘 極電極形成膜上形成光阻圖錢，以此作爲蚀刻掩膜，而 使用例如含CL及Br之蝕刻氣體，再使此閘極電極形成膜 圖案化，形成一具有SiGe層之閘極電極。然後，於此閘極 電極形成時，爲除去附著於半導體基板表面之ei、Br、 含有此等之反應生成物及含有3丨之反應生成物（以下亦稱 爲附著物），對半導體基板於特定之氣體氣氛中施予電漿 -4- 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _--------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五 、發明說明（ 2 |^濟部智慧財產局員工消費合作社印製 處理（後處理）。 所藉❹、結晶珍圖案化，俾形成閘極電極後 亦即，若不除去匕後處理，具有例如如下弊端 因，半導r絲，會造成異物之產生 著物奋附：二：％ $置心可靠性或良率會降低。上述 上二：mr極圖案化前之其它半導體基板主面 I成爲掩模’產生閑極電極材料之㈣殘留。又：Γ 去附著於半導體基板 :右不 之零件备被cm ^ 夺導體製造裝 人體有;、=腐蚀。進-步，因C1❹相I對到Γ:、:：爲閑極電極材料時之後處理時的氣體，可得 料圍’又，在利用多結晶”爲閉極電極材 入等：理，-般會被使用’數據量亦豐富且容易 處理，二，故與利用多結晶矽作爲閘極電極材料時之 處里相同，例如使用〇2/chf3氣體。 但：在具有上述siGe層之間極電極的形成 下《課題，但被本發明人等之實驗、評估初次發現。有 二、=極電極中之siGe層部分的兩側面會朝中心被 除，所铂產生側向蝕刻之課題。生發::等nr:::工性後，發現易 、 進步砰細評估時，發現在蝕刻室 ::不產生側向姓刻’但若進行在後處理室之後處理， a蚀刻。又，發現側向姓刻發生之有無亦依存於 附 面 除 置 導 後 以 削 易產 之 J ； ΦΜ--------1-------ί^φ— (請先閱讀背面之注意事項再填寫本頁) ^張尺度適用中關家標準（CNS)A4規格（2ig χ挪公幻 /0
五、發明說明（3 經濟部智慧財產局員工消費合作社印製 G e /辰度。進一步，此側向蝕刻形狀即使研究在後處理之 CHFs很度的降低或放電功率的降低等亦未改善。 本發月之目的在於提供一種可使具有之閘極電極形 狀^良好的技術。 本發月之另一目的在於提供一種可使具有SiGe之問 極電極加工尺寸精度提昇的技術。 本發明之另一目的在於提供一種可使具有SiGe之閘極電 極之半導體積體電路裝置的良率提昇之技術。 又，本發明 < 另一目的在於提供一種具有SiGe之閘極電 極的半導體積體電路裝置性能提昇的技術。 本發明I另一目的在於提供一種可使具有的閘極電 極之半導體積體電路装置的製造步騾簡單化之技術。 又，本發明义另一目的在於提供一種可使具有SiGe之閘 極電極的半導體積體電路裝置之開發及製造時間縮短之技 術。 、本發明之前述以及其它之目的與新穎特徵。從本說明書之 記述及添附圖面可一目了然。 。 在揭示於本案之發明中，若簡單地說明代表性者之概 要，乃如下。 亦即，本發明係具有如下步驟：藉由使一具有以以層之 閘極電極形成膜圖案化，俾於半導體基板上形成一具有前 述SiGe層之閘極電極後，對半導體基板，在一具有缺乏與
Ge之反應性的第—氣體及具有s 土之蚀刻功㉟的第二氣體 之混合氣體中，實施電漿處理。 足 -6-
卜--------裝--------訂---------線 (請先閱讀背面之注音？事項再填寫本頁} A7
經濟部智慧財產局員工消費合作社印製 又’本發明係具有如下步驟：藉由使_堆積於半導體義 ，土之閘極電極形成膜圖案化，俾於半導體基 電，對此半導體基板，在一具有缺乏與〜之：： 的虱體及具有s i之蝕刻功能的第二氣體之混合氣& ，實施電衆處理；前述閘極電極形成膜之堆積步驟，^ 具有堆積SiGe層之步驟；及，於比前述Si 堆 積多結晶矽層。 曰疋文上贋堆 又，本發明在前述電浆處理後，具有如下步驟：於前述 閘極電極之側面形成側壁絕緣膜；使前述閘極電極之上 :，與，前述料體基板之主面一部分露出；於前述半導 二基板上堆積同融點金屬膜；於前述閘極電極之上面，與， 刖述半導體基板之主面一部分形成高融點金屬矽化物層。 又，本發明係前述高融點金屬矽化物層爲鈷矽化物。 、本發明係具有如下步驟：藉由使一堆積於半導體基板上 I閘極電極形成膜圖案化，俾於半導體基板上形成問極電 ?後：對此半導體基板，在一具有缺乏與〇 e之反應性的 =:氣體及具有Si之蝕刻功能的第二氣體之混合氣體中， 貫施遠水處理，如述閘極電極形成膜之堆積步驟係具有： 堆積SiGe層之㈣，及，於比前述脱層還更上層堆積金 屬層。 又’本發明係具有於前述SiGe導入硼之步驟。 又，本發明係前述第一氣體爲惰性氣體。 本發明係前述第一氣體爲Ar，He，Kr，或Xe。 本發明係前述第一氣體爲氮氣。 .¾— ^-----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁}
495876 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 本發明係前述第二氣體爲含氟之氣體。 本發明係前述第二氣體爲CHF3，CF4，C2F6或sf6。 本發明係前述第一氣體爲Ar氣體時，其氣體中之壓力 70 Pa以下。 ' 本發明係前述第一氣體爲Ar氣體時，用以形成電漿之微 波功率爲750 W。 $發明係前述第一氣體爲/^氣體，第二氣體爲CHF3時， 其第二氣體濃度爲全體之5%以下。* 本發明係使一具有SiGe層之閘極電極形成膜圖案化時， 於氯’澳或其等之混合氣體中實施電漿蝕刻處理。 本發明係使上述SiGe層之G e濃度爲全體之1 〇%以上。 本發明係使上述SiGe層之Ge濃度爲全體之2〇%以上。 本發明係使上述SiGe層之Ge濃度爲全體之4〇%以上。 本發明係使上述閘極電極之圖案化步驟後之半導體夷 板’以維持眞空狀態，移動至上述電漿處理步驟。 本發明係使在電漿處理後之閘極電極的兩側面中之側向 蚀刻量’爲閘極電極之SiGe層以外部分的通道長方向之長 度的40%以下。 本發明係使在電漿處理之閘極電極的siGe層中之通道長 方向的長度，與閘極電極的siGe層以外部分中的通道長方 向之長度相等。 本發明係使用閘極電極作爲於同一半導體基板上所形成 之η通道型電場效果電晶體及p通道型電場效果電晶體的間 極電極。 —μ.-----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁} -8 - A7 B7 五、發明說明（ 圖面之簡單説明 圖1係本發明士 _, 置之製迭方丰 她形怨即使用於半導體積體電路裝
Ik万法的蝕刻裝置說明圖。
圖2係本發明之—音、A 造+妒實她形態即半導體積體電路裝置之製 垅步驟中的要部斷面圖。 ^ 斷Γ:、。續圖2之半導體積體電路裝置之製❹ 部：IT:二3〈半導體積體電路裝置之製造步驟中的要 擴 二)係（a )之n通道型MISFET之形成區域的要部 擴大斷面圖。 / %圖4之半導體積體電路裝置之製造步驟中的要 #斷面圖’（bMf'(a)之11通道型MISFET之形成區域的要部 擴大斷面圖。 ， a圖6(a)係續圖5之半導體積體電路裝置之製造步驟中的要 邵斷面圖’（b)係（a)in通道型MISFET之形成區域的要部 擴大斷面圖。 圖7(a)係績圖6之半導體積體電路裝置之製造步驟中的要 .部斷面圖，（b)係（a)之n通道型MISFET之形成區域的要部 擴大斷面圖。 ，圖8(a)係本發明人等用以説明研究本發明之技術課題的 後處理後，其半導體基板之部分斷面圖，（b )係（a)之要部 擴大斷面圖。 圖9(a)係續圖7之半導體積體電路裝置之製造步驟中的要 邵斷面圖’（b)係（a)之η通道型MISFET之形成區域的要部 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -T ^ --------訂---------線.^w. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 經濟部智慧財產局員工消費合作社印製 發明說明（ 擴大斷面圖。 圖1 0係附菩认、上，於& 後處理所除去，萨人 板之C1，Br等是否被本發明之 猎王反射螢光X線調查結果所示之圖。 要；~圖9之半導體積體電路裝置之製造步驟中的 戈口|$斷面圖，h、〆玄 部擴大斷面_ (a)〈n通道型MI隨之形成區域的要 要；斷(面1圖11〈半導體積體電路裝置之製造步驟中的 lb)係（a)m通道型MISFET之形成區域的要 郅擴大斷面圖。 〜4 rj罟 3⑷係％圖12之半導體積體電路裝置之製造步驟中的 要#斷面圖’（bHf(a)<n通道型MISFET之形成區域的要 邵擴大斷面圖。 =⑷係續圖13之半導體積體電路裝置之製造步驟中的 要β斷面® ’（b)係（a)in通道型misfet之形 部擴大斷面圖。 $ ^ 圖15係續圖14之半導體積體電路裝置之製造步 部斷面圖。 J戈 圖16⑷係本發明之另—實施形態即半導體積體電路 之製造步驟中的要部斷面圖’（b)係⑷之n通道型聰二 t形成區域的要部擴大斷面圖。 圖17⑷係續圖16之半導體積體電路裝置之製造步驟中的 要邵斷面圖，（b)#(a)<n通道型misfet之形成區 部擴大斷面圖。 圖18(a)係續圖17之半導體積體電路裝置之製造步驟中的 •— β0-----------------訂---------線.^w. (請先閱讀背面之注意事項再填寫本頁) -10 - A7 五、發明說明（8 ) 要4斷面圖’（b)係（a)<n通道型M][sfet之形成 部擴大斷面圖。 9要 (請先閱讀背面之注意事項再填寫本頁) 圖19⑷係續圖18之半導體積體電路裝置之製造步驟 要^斷面圖’⑻係⑷之n通道型MISFET之形成區域的要 部擴大斷面圖。 匕或的要 圖20⑷係續圖19之半導體積體電路裝置之製造步驟中的 要^斷面圖，（b)係（a)之n通道型MISFET之形成 部擴大斷面圖。 . ^ 圖21(a)係績圖2〇之半導體積體電路裝置之製造步驟中的 要邛斷面圖，（b)係（a)<n通道型MISFET之形成區域的要 部擴大斷面圖。 圖22⑷係續圖21之半導體積體電路裝置之製造步驟中的 要部斷面圖，（1})係（a)之n通道型MISFET之形成區域的要 部擴大斷面圖。 發明之詳細説明 經濟部智慧財產局員工消費合作社印製 當説明本發明之實施形態時，所謂半導體晶圓（半導體 基板）乃意指使用於半導體積體電路製造之矽單結晶基板 ·(一般約爲平面圓形狀）、藍寶石基板、玻璃基板、其它之 、’ ’邑緣或半導體基板等以及其等之複合基板。又，在本案中 所州半導體基板時，除了於矽晶圓或藍寶石基板等之半導 體或絕緣體基板上所製作者外，除了特別並非如此之旨意 所月示時’亦包含如在Tft (Tin-Film-Transistor)及STN (Super-Twisted-Nematic)液晶等之玻璃等其它絕緣基板上所 製作者等。 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4955/0 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（9 ) 在以下之實施形態中， 浏八^鲁、A 银且上有必要時，分割成複數之 别为或貫施形態來説明 < 互相無關係，另外，在了特別明示時，此等並非 細、補充説明等之關係部分或全部之變形例、詳 數又數之實施：態中’言及要素之數目等(包含個 銪妯、、里、範圍等）時，除了特別明示時及原理上明 =:疋數目限定時等，並非限定於此等特定數目，亦 可爲特定數目以上或以下者。 . f以下實施形態中，其構成要素(亦包含要素 .〜 1、了特別明717時及原理上明顯必須時等，當 然’未必爲必須者。 同樣地’在以下之實施形態中，言及構成要素等之形 狀4 L關係等時，除了特別明示時及原理上不明顯時 等，實質上包含近似或類似其形狀等。此事，係對於上述 數値及範圍亦相同。 又，在用以説明實施形態之全圖中具有同一功者係賦予 同一符號，省略其反覆之説明。 又’在本實施形態中，代表電場效果電晶體之MISFEt (Metal Insulator Semiconductor Field Effect Transistor)僅略 稱爲MIS，p通道型之MISFET略稱爲pMIS，n通道型之 MISFET略稱爲 nMIS。 以下，依據圖面詳細説明本發明之實施形態。 (實施之形態1 ) 圖1係例示以本實施形態1之半導體積體電路裝置的製造 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） -----^-----------1----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 495876 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（10 ) 方法所使用之蝕刻裝置1的構成。 蝕刻裝置1係用以使一具有SiG層 占姓—π此，彳、/ 4 ㈢ < 配線形成膜圖案化 ΐ:: 連串處理之裝置。實施蝕刻處理之 +導姐晶圓係載置於晶圓£台23〜2。之任意處。此晶圓匿 台2a〜2c之半導體晶圓，係被大氣搬送機器人3搬送至對 準單元4。在對準單元4中係進行半導體晶圓之凹槽或平面 方向之契合。此對準處理結束之半導體晶圓，會再被大氣 搬送機器人3搬送至自截' 椒乙芏員戟至5。在負載中若半導體晶圓 被搬送，進行抽眞空。負載室5内之抽眞空終了，半導體 :圓會藉眞空搬送機器人6通過眞空搬送室7，被搬入蝕： A 8。又’眞2搬送室7乃維持眞空狀態。 在蝕刻室8例如藉電漿乾蝕刻處理而使具有上述層 之配線形成膜圖案化成特定形狀。蝕刻室8之放電方式二 使用例如 ECR (Electron Cycl〇tr〇n Re_ance)、rie (Reactive I〇n Etching)、2 周波 RIE、磁子 RIE 或 lcp (Inductively Coupled Plasma)等全部之放電方式。蝕刻氣體 如後詳細説明，藉CL、HBr、Ο:之中的單獨氣體或混合氣 •體來進行。此蝕刻處理之第丨步驟係使用例如對氧化矽膜 (Si〇2)選擇比低的eh單獨氣體，在第2步驟以後，爲得到 異方性形狀，可使用如HBr/Cl2或HBr/Cl2/02等之氣體。 又’在此蝕刻處理之終點檢測步驟及過度蝕刻步驟中，可 使用如對氧化矽膜之選擇比高的HBr/〇2或Cl2/02等。 經钱刻處理結束之半導體晶圓，再藉眞空搬送機器人6 通過眞空搬送室7，被搬入後處理室9。亦即，蚀刻處理後 -13- ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） i r --------^--------- (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（u) (請先閱讀背面之注意事項再填寫本頁) <半導體晶圓，係具接維持眞空狀態而不接觸大氣，被搬 入後處理室9。在後處理室9中如後詳細説明般，對半導體 晶圓實施電漿處理。在處理室9之放電方式，係與上述蝕 刻1： 8相同，可使用如ecr、RIE、2周波RIE、磁子RIE或 ICP等全部之放電方式。經後處理結束之半導體晶圓再藉 眞空搬送機器人6而被搬送至未負載室1〇，進一步藉 搬送機器人3返回晶随台2a〜2c。 ^ 其次，在本實施形態i中，係適用於例如於同一半導體 基板具有邏輯電路與記憶電路之系統LSI (Large Seale Integrated circuit ;半導體積體電路裝置）的製造方式時， 以圖2〜圖15進行説明。又，圖4〜圖9及圖n〜圖15之各 別的（b)爲各圖之（a)的^撾^形成區域的要部擴大斷面圖。 pMIS形成區域之閘極電極構造，與nMIS形成區域之閘極電 極構造相同者省略圖示。又，圖8係用以説明本發明人研 究本發明之技術課題的圖。 經濟部智慧財產局員工消費合作社印製 首先，如示於圖2，例如準備一由p型之單結晶矽所構成 之半導體基板11S。此階段之半導體基板11S稱爲半導體 曰曰圓，例如8英吋（=約20 cm)左右平面圓形狀之半導體的 薄板。於此半導體基板lls之主面形成深3〇〇〜4〇〇 nm左右 的溝12a。此溝1 2 a之形成係以氮化矽膜被覆半導體基板 1 1 S < το件形成區域後，以此氮化矽膜作爲掩膜而乾蝕刻 元件分離區域的半導體基板n。 .而，於含有上述溝12a内部之半導體基板丨ls上，以cVD (Chemical Vapor Deposition)法等堆積例如膜厚6〇〇 nm左右 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
495876 五、發明說明（12 ) (乳切膜後，以化學機械研磨法（Chemieal Meehanieal Polishing ; CMP法）研磨此氧化碎膜而只殘存於溝i 2 a的内 邵，俾於半導體基板11S之元件分離區域，形成例如溝型 之元件分離部12(溝隔離），再於平面地包圍之元件形成區 域形成活性區域。 其後，如圖3所示，於半導體基板113之11河18形成區 域，例如離子注入爛而形成p型電井13p，於_s形成區 域，例如離子注入磷而形成n型電井T 3 N。又，此時，於 nMIS形成區域離子注入一用以控制nMIS之閾値電壓的雜値 (例如硼），於PMISB成區域，離子注入一用以控制？1^13之 閾値電壓的雜値（例如磷）。 然後，使用H F (氟酸）系之洗淨液而洗淨上述p型電井 13Ρ及η型電井13Ν之各別表面後，藉由以例如85〇。〇左右 之高溫濕式氧化半導體基板11S，俾於p型電井13p及η型 電井1 3 Ν之各別表面形成由氧化矽膜所構成之清淨的閘極 絕緣膜1 4。閘極絕緣膜1 4的膜厚爲例如3 nm以下，例如 形成2.5 nm左右。又，此處所謂之閘極絕緣膜丨4的膜厚爲 •二氧化矽換算膜厚，有時亦與實際之膜厚一致。 閘極絕緣膜1 4係以氧氮化碎膜取代氧化石夕膜來構成。亦 即’若閘極絕緣膜1 4之膜厚變薄，如後述般，構成閘極電 極之一部分的SiGe層中雜質（硼）之一部份，乃藉製程中之 熱處理而貫通閘極絕緣膜1 4擴散至半導體基板丨丨s，闕値 電壓易變動。氧氮化矽膜比氧化矽膜更難使雜質貫通，故 藉由以氧氣化石夕膜構成閘極絕緣膜1 4，可控制閾値電壓之 *— ；-----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -15- A7 B7 經濟部智慧財產局員工消費合作社印製 五、潑^明說明（13 :動。又’乳虱切膜比氧切膜更可控制膜中之界面準 :的發生’或降低電子捕捉之效果更高，故可提高閘極絕 緣膜14之熱載體耐性，並提昇絕緣耐性。 為形成氧氮化石夕膜，例如只要在含n〇、n〇2或叫之氮氣 中熱處理半導體基板i即可。又，於p型電井"P及η型電 井1 3 ΝI各別表面形成—由氧化碎所構成之閘極絕緣膜1* 後，在含上述之氮氣氣氛中熱處理半導體基板us，即使 於間極絕緣膜14與半導體基板"S之界面使氮偏析，亦可 得到與上述相同之效果。 又，亦可以例如氮化矽膜或氧化矽膜與氮化矽膜之複合 絕緣膜形問極絕緣膜14。若由氧化料 二 Μ就二氧切換算膜厚薄化至5 nm以下，尤其至一 下，因直接通道電流之發生或應力^因之熱載體等所造成 之絕緣耐壓的降低會很明顯。氮化矽膜因比氧化矽膜之介 電率更南，故其二氧化矽換算膜厚比實際膜厚還薄。亦 即，具有氧化矽膜時，即使物理上很厚，可得到與相對薄 之二氧化矽膜同等的容量。因此，藉由以單一之氮化矽膜 或其與氣化秒之複合膜構成閘極絕緣膜1 4，可使其實效膜 厚比以氧化矽膜所構成之閘極絕緣膜還厚，故可改盖通道 漏電流之發生或熱載體所引起之絕緣耐壓的降低。 此處，所謂單一絕緣膜或複合絕緣膜之二氧化矽換算膜 厚（以下，亦僅稱換算膜厚）d Γ，當使絕緣膜之比介電率為 ε 1 ’其膜厚為d i，二氧化矽之比介電率為ε s時，為以如下 式所定義之膜厚。 - r. 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 16 495876 五、發明說明（14 ) d r = 2 ε i di 例如氧化石夕（Si〇2)及氮切（Si3N4)之介電率分 於ϋ氮财之介電率作爲氧切《介電率的W ，計算之、，例如料6nm之氮切膜I氧切換算歸 二=即，由膜厚“m之氮切膜所構成之閉極絕緣 胰人电膜厚3 nm之氧化矽膜所構成的閉椏絕緣膜其容量乃 =。由膜厚2nm之氧化碎膜與膜2nm之氮切膜（換算 膜厚Mnrn)之複合膜所構成的閘極絕緣膜之容量，係盥膜 厚3 Γπηϋ化梦膜所構成的閘極絕緣膜容量相同。 繼而’如圖4⑷、⑻所示，於半導體基板ns上藉⑽ 法等從下層依序堆積多結晶梦層15a、Si_i5b及多結晶 石夕層15c，俾形成閘極電極形成膜is。 線 •多結晶矽層15a不會影響電氣特性，具有可幫助形成 SiGe層1 5 b的功能。亦即，多結晶矽層{ 5 &係可幫助其上 iSiGe層i5b成膜時之成膜初期的核形成，形成均一厚的 SiGe層1 5 b。若播此多結晶矽層j 5 a，層^ 5 b之成膜 初期的核开y成很難進行，siGe層l5b之表面凹凸會變大。 多結晶矽層15a之厚度例如3 nm左右。 ，在此夕結晶石夕層1 5 a上堆積SiGe層i 5 b。siGe層j 5 b之 厚，馬例如1〇〇〜2〇〇 nm左右。又，以^層丨“之組成係Ge 之;辰度爲全體之1〇%以上。此siGe層15b的濃度宜高。 此係因例如以下之理由。在siGe層i5b因降低電阻且將其 本紙張尺度適財 -17- ^876 ^876 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) 工作函數設定於特定値，雖導入硼，但其SiGe層1 5 b之Ge 濃度愈高，可降低其硼濃度，故可控制硼脱去，可防止或 抑制起因於硼脱去之空乏化。可降低硼濃度之理由，siGe 層1 5 b之G e濃度愈高，愈可提高硼之活性效率，故即使硼 k度變低，亦可降低siGe層1 5 b之電阻。又，SiGe層1 5 b 之G e濃度愈高，即使硼濃度變低，亦可以以層1 5 b之工作 函數形成特定値。 因此，在本實施形態1中，G e濃度爲全體之20%以上， S爲40%以上。如後述般，若提高以^層丨5b之Ge濃度， 當SiGe層1 5 b之圖案化後的後處理時，SiGe層！ 5 b之側面 被削除，產生所謂側向蝕刻，但在本實施形態1中，因可 抑制或防止其側向蝕刻，故可提高G e之濃度。 尤其，SiGe層15b之Ge濃度爲40%以上之區域，在CMIS (Complementary MIS)電路中可使閘極電極形成單閘極電極 構造。亦即，當使多結晶矽爲閘極電極材料.時，CM〇s電 路之nMIS的閘極電極係導入磷而以η型多結晶矽構成， pMIS之閘極電極係導入硼而以ρ型多結晶矽構成，有時採 .用所謂雙閘極電極構造。此構造係按照nMIS及pMIS而改變 閘極電極之工作函數。不提高半導體基板之雜質濃度，而 可防止nMIS及pMIS之閾値電壓的降低。但，以各別之光阻 膜作爲掩模而選擇性導入磷及硼，故製造步驟很複雜，製 造步驟數會增加，故製造之成本大增。進一步，藉蝕刻處 理而使閘極電極圖案化時，在nMIS與pMIS中閘極電極部所 含有的雜質會相異，故閘極電極之形狀會產生差異，閘極 (請先閱讀背面之注意事項再填寫本頁) 訂---------線. -18 495876 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16) 電極之加工尺寸會產生不均，其加工尺寸精度會劣化。 然而，在本實施形態1中，藉由使SiGe層15b之Ge濃度 爲40%以上，藉上述硼之導入可很容易地使siGe層丨5 b之 工作函數設定於η型多結晶矽之工作函數（約4· 15 V)與p型 多結晶矽之工作函數（約5· 15 V)之間的値。因此，對於閘 極電極，導入磷及硼之2種雜質的必要性乃無。亦即，可 使nMIS及pMIS之兩者的閘極電極形成一共導入删之ρ型的 單閘極電極構造。因此，若依本實施.形態1，可不提高半 導體基板1 1 S之雜質濃度，而可防止一橡成CMOS電路之 nMIS及pMIS的閾値電壓降低。可簡化半導體積體電路裝置 之製造步驟。又，可降低半導體積體電路裝置之製造步驟 數。因此，縮短半導體積體電路裝置之開發及製造時間乃 成爲可能。降低半導體積體電路裝置之成本乃成爲可能。 當閘極電極之圖案化時，無須考慮一在11]^13與1)]^1§之閘極 電極的形狀差，可降低在nMIS&pMIS中之閘極電極的加工 尺寸參差不齊，故可提昇閘極電極之加工尺寸精度。因 此，可提鬲半導體積體電路裝置之區率。又，可提高半導 •體積體電路裝置之性能。 如此足SiGe層1 5 b係可藉由一使用例如單矽烷（siH4)與甲 鍺烷（GeH4)之混合氣體的CVD法等而形成。但，亦可藉一 使用例如甲矽烷（SiH4)、甲鍺烷（以札）及乙硼烷（Bed爲氣 體源之CVD法來堆積以〜層丨^，俾於以〜層1“之成膜 中在原處將硼導入。 在此SiGe層15b上堆積多結晶矽層i5c。此多結晶矽層 •---一^------------丨丨丨丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) -19- 五、發明說明（17) 15c如後述般係考慮堆積鈷（c〇)，以形成矽化鈷層而設計 者。亦即，於SiGe層15b上直接形成co時，SiGdC〇係 整合性低’閘極電極之電阻値變高，故爲防止此而設者。 多結晶矽層15c之厚度如後述般，係由多結晶矽層i5c上 所形成之氧化矽所構成的掩模被蝕刻除去時，即使在此過 度蚀刻處理中亦不會設定成貫穿，例如形成5〇nm左右。 此係此掩模蝕刻除去後進行洗淨處理時，以&層1513乃不 會直接曝露於洗淨液。 . 然後，如圖4之箭頭所示，藉離子注入法等而於閘極電 極形成膜15導入上述硼。如上述般，在〇6之濃度爲4〇% 以上之SiGe層15b中，成爲只有硼之單閘極電極構造。 又，如上述般，當於SiGe層15b之成膜中在原處將硼導入 時，無須再度離子注入硼。 繼而，如圖5所示，於多結晶石夕層15c上藉CVD法而形成 例如由氧化矽膜所構成之絕緣膜16。此絕緣膜16係成爲 以乾式蚀刻法等使閘極電極形成膜圖案化時之掩模。絕緣 膜1 6之膜厚係當蚀刻SiGe層丨5 b時必須以不蝕刻基材之方 式设定充分的厚度’例如爲5〇 nm左右。 其後，於絕緣膜16上例如塗佈厚〇1 左右之反射防止 經濟部智慧財產局員工消費合作社印製 膜17後，於其上，形成例如厚〇·5 a m左右之光阻圖案 18。此光阻圖案18係於反射防止膜17上塗布有機系之光 阻膜後，對此光阻膜而介由光罩照射如準分子雷射光之曝 光光’俾進行曝光而形成的。 “ 然後，以此光阻圖案18作爲蝕刻掩模，而藉乾式蝕刻法 -20 - A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（18 等蝕刻除去從此露出之反射防止膜i 7及絕緣膜丨6。此處 係當反射防止膜！ 7及絕緣膜16之蝕刻處理時，例如使用 平行平板型之蝕刻裝置，但反射防止膜丨7與絕緣膜丨6分 別於眞空室進行触刻處理。 反射防止膜1 7之蝕刻處理時係使用例如〇2/乂/(：1^作爲製 私氣體。又，絕緣膜丨6之蝕刻處理時係使用例如C4F8/Ar/〇2 作馬製程氣體。絕緣膜丨6之蝕刻處理時，使用如Cjs等之 碳比率高的氣體，俾可得到對於基材之多結晶矽層丨5 c的 蝕刻率 < 選擇性，故可減少多結晶矽層i 5 C之削除量。 繼而，藉研磨拋光如圖6所示般除去光阻圖案18及反射 防止膜1 7後，對半導體基板丨丨s而實施濕式洗淨處理，俾 除去因上述乾式蝕刻處理所產生的聚合物。 然後，以藉上述乾式蝕刻處理所圖案化之絕緣膜丨6作爲 蝕刻掩模，而藉乾式蝕刻法等將從此露出之閘極電極形成 膜15(亦即，多結晶矽層15a、以^層15b及多結晶矽層15幻 蚀刻除去。 此乾式蝕刻處理係於圖丨所示之蝕刻裝置丨内的蝕刻室8 内進行。在此處理中係要求對異方性形狀（垂直性）及基材 <閘極絕緣膜1 4的高選擇性。因此，在本實施形態i中， 使用例如微波蚀刻，蝕刻條件爲例如以下之5階段步驟。 第1步驟係對氧化矽膜形成非選擇條件。製程氣體係使 用例如eh，其流量爲例如80 ml/min。壓力爲例如〇.4卜左 右。又，微波/ R F爲例如400/80 w左右。處理時間爲例如5 sa 左右。 (請先閱讀背面之注意事項再填寫本頁) 訂---------線. -21 -
A7 19 五、發明說明（ 5第2步驟係重要形成用以得到放電安定性之條件。製程 氣體，如使用HBr/Ch，其流量爲例如9〇/2〇 ml/min左右。 壓力爲例如〇·4 pa左右。又，微波/rf爲例如8〇〇/4〇 w左 右。處理時間爲例如2 sec左右。 第3步驟係形成對於氧化矽膜選擇性低的條件。藉此第3 步驟蝕刻除去SiGe層15b之中間厚度位置。製程氣體係使 用例如HBr/CVO2，其流量爲例如9〇/2〇/3 ml/min左右。壓 力爲例如〇·4 pa左右。微波/RF爲例如4〇〇/3〇(或4〇) w左 右。處理時間爲例如30 sec左右。 、罘4步驟係形成對氧化矽膜選擇性高的條件。以第4步驟 元全蝕刻除去（剛好蝕刻）至最下層的多結晶矽層1 5 a。此 處所5之剛好蝕刻係在除去元件分離部丨2之段差部的部分 而閘極、、色緣膜1 4露出的時點。製程氣體係使用例如 HBrV〇2，其流量爲例如74/3 ml/min左右。又，壓力爲例如 〇·4 Pa左右。微波/RF爲例如4〇〇/25 w左右。處理時間爲至上 述剛好蝕刻。此時，使用HBr/〇2時，檢測出SiBr(波長=426 nm)，又’使用cl2/〇2時，檢測出sicl (波長二州㈣，可分 別進行終點檢測。 第5步驟係過度蝕刻處理，形成除去多結晶矽層1 5 &、 Ub之蚀刻殘留的條件。製程氣體如前述般，使用對氧化 矽膜選擇性高例如HBr/〇2或cv〇2，其流量爲例如ι〇5/8 ml/min左右。壓力爲例如〇 6 pa左右。微波/RF爲例如4〇〇/45 W左右。處理時間爲例如3 〇 s e c左右。 藉如此之閘極電極形成膜之蚀刻處理，如圖7所示，形 -22- 參紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） I r. -----------------^ Αν (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4^5876 A7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（2〇 ) 成閘極電極1 5 G。在此處理後，閘極電極1 5 G之側面乃對 半導體基板11 s之主面約形成垂直。亦即，在閘極電極 1 5 G之側面不會造側蝕刻。 然後，將如此處理終了之半導體基板丨丨S從前述圖i之 蝕刻裝置1的蝕刻室8取出，維持眞空狀態而不曝露於大氣 中，再搬入後處理室9内。此後處理之目的在於：除去： 上述閘極電極形成膜丨5之蝕刻處理中生成且含有以此以 灸反應生成物（SiC1、si0C1、Si〇Br等〕、吸附於半導體基 板11S表面且含C1、Br、或C1、以之反應生成物。土 若不進行此後處理，只以其後之洗淨處理不能除去反應 生成物（尤其含Si之反應生成物）等，故此會於其後之步驟 中剝離而成爲異物之原因。x，將蝕刻處理終了後之半導 體基板ns返回晶圓g時，上述反應生成物等會附著於蚀 刻處理前之另一半導體基板lls的主面，對另一 = 閘極電極形成膜之蝕刻處理時，其附著物心 掩板，造成姓刻殘留。 ”又，若+除去附著於半導體基板lls之表面的⑽以 .等，因此C1或Br·等會腐蝕蝕刻裝置之零件。進一〆、 C1或Br之毒性高，對人體有不良影響。因此，並粘= 理後之後處理爲必須。使用多結晶 ^ ^ “ 4、v、〜 F馬間極電極材料 寺，並進行此後處理，此時之製 02/CHF3 〇 虱姐可使用例 於疋’即使在具有SlGe層作爲閘極電極材料 一條件進行後處理。亦即，與使用多、 日曰砂作爲閘極電 線 如 同 極 -23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 495876 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（21 ) 材料時之後處理相同，例如使用〇2/CHF3氣體而進行後處 理，在此後處理中使用〇2/CHF3氣體，可得到安定之放電 範圍’在使用多結晶石夕作爲閘極電極材料時之後處理中， 一般被使用，且數據數量亦豐富，容易導入等。 其結果，如圖8所示般，SiGe層15b之兩側面會朝中心 而被削除，產生側向蝕刻乃本發明人等初次發現。又，在 本説明書中，若使用圖8而説明側向蝕刻量，乃如下般。 亦即，側向蝕刻量（LS1+LS2)爲閘極電極15G之多結晶矽 層15a、15c之通道方向（沿著半導體基板丨ls之主面的方向） 的長度LA減去SiGe層1 5b之通道方向的長度lB之値 (LS1+LS2=(LA-LB))。此處，定義側向蝕刻爲所殘留之多 結日日碎層15a、15b之通道方向長度的比率，可以（(lb _ LB)/LA) X 100(%)。在圖8中，側向蚀刻量爲7〇%左右（亦 即，被削去70%)。 圖8係表示例如SiGe層1 5 b的G e濃度爲5 0 %時。詳細之 後處理條件係例如〇2/CHF3 = 600/40 (ml/min)、壓力1〇〇 pa、 械波功率1000 W ’放電時間20 sec。 •又，本發明人等係使其後處理條件以減少〇 2流量之條件 例如CVCHFflOO/lO (ml/min)進行後處理，但，其情形亦 會發生上述側向蚀刻。亦即，只減少〇2量無法防止側向蚀 刻。 但’在Ο 2氣體單獨條件中，上述側向蚀刻不會發生。此 係因典氣系之氣體’故S i之Ί虫刻不會進行。但，只〇並 法除去半導體基板表面之附著物，故不能使用於實際之製 -24 - ^----：----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 太紙張尺度適用中國國室標進掮故r9in X /入铉、 495876 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（22 程。 於〇2中添加少量CHF3之條件例如〇2/CHF3=6〇〇/1〇 (ml/min)之條件亦會發生側向蝕刻。進一步，在本發明人 、" 層之G e濃度為20%，不會發生上述側向|虫 刻。 本發明人等依據如上述之實驗結果而經研究的結果，若 於後處理條件使用〇2/CHF3，於電漿中〇與Ge會爆發反 應丄生成揮發性高之GeO (因此，若Ge濃度變高，側向蝕 亥J量曰、加），結果，侧向蝕刻發生之模式乃初次發現。 疋故’在本實施形態1中，後處理條件，若對Ge之缺乏 ^應性的氣體，在與具有。蝕刻功能之氣體的混合氣體氣 氛中，進行電漿處理。對Ge缺乏反應性之氣體，係使用例 如Ar氣體等的惰性氣體。又，具有。姓刻功能之氣體，係 使用例如含有（：11173等的氟之氣體。 其結果，如圖9所示，可達成閘極電極丨5之侧面的垂直 形狀。在圖9中，係例示產生些許侧向蝕刻之情形，但若 依本後處理條件，亦可以無侧向蝕刻的狀態形成閘極電極 1 5 G。又，此時之後處理時間係以02/CHF3條件約一致的 方式叹足多結晶石夕層1 5 c的削去量，因飿刻量很少，並非 不會產生侧向姓刻。 若舉出具體的後處理條件之一例，如以下般。亦即，例 如Ar/CHF3=400/20 (ml/min)左右，壓力為7〇 pa左右，微波 功率為750 W左右，放電時間為20 sec左右。siGe層1 5 b之 G e濃度例如為2 0 %以上。若依本發明人之實驗纟士果，在 J 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) -25- 495876 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（23 & I $時之ChF3濃度高的條件，例如Ar/CHF3 = 600/40 (ml/mm)的條件中，例如產生含s丨、H (氫）、F (氟）之化合 物的沈積’不會進行蝕刻。因此，chf3之濃度係$ %以下 左右為適當°又，Ar/CHF3之放電安定區域比〇2/CHF3條件 返在壓力80 pa以上或微波功率1〇〇〇 w以上之條件，放 迅會變成不安定。因此，從以上條件後處理條件係CHF3濃 度為5 %左右，宜壓力7〇 Pa以下，微波功率為750 W左右。 又’在上述後處理條件中，對G e缺乏反應性之氣體，可 使用放電安定性高之ΑΓ，但不限於此，可為各種變更，亦 可使用例如He、Ne、Kr、Xe等之其它惰性氣體取代A:r。 又’亦可使用N2氣體等取代A r。此時，後處理中於閘極 電極之表面（側面或上面）形成氮化矽（siN)膜，結果，其 S 1 N膜會成為保護膜，可防止閘極電極兩侧面之侧向蝕 刻。 又’可使用CHFs作為一具有蝕刻S i之功能的氣體，但不 限於此，可做各種變更，亦可使用例如一含有CF4、或 SF6等之氟的氣體以取代CHF3。 在Ar/CF4之後處理條件中，多結晶矽層15a、i5ci蝕刻速 率很快。例如在Ar/CF4=400/40 (ml/min)中，蚀刻速率成為 Ar/CHF3的約9倍。於是.，此時，縮短後處理時間，成為約 5 sec左右。此情形下，此Ar/CHF3，其上述側向蝕刻量更 大，約2 0 %左右，但，不會產生如〇2/Chf3條件之侧向蝕 刻。亦即，在侧向蝕刻比較大的Ar/CF4氣體系，侧向蝕刻 量為2 0 %左右。如此若依本發明，上述侧向蝕刻量成為 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ---·.--------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 495876 A7 B7 24 五、發明說明（ 4 Ο /。以下，使用Ar/CF4氣體時，實際上所得到之結果成爲 2 0 %左右，當使用Ar/CIiF3氣體時，實際上所得到之結果 成爲1 0 %以下。 如此’若依本實施形態丨，即使爲後處理，可使具有 SiGe層1 5 b之閘極電極1 5 G的斷面形狀良好。亦即，可提 高其閘極電極1 5 G之加工尺寸精度。因此，若依本實施形 態，可提昇半導體積體電路裝置之良率。又，可提昇半導 體積體電路裝置的性能。 . 又，藉全反射螢光X線研究附著於半導體基板us之 C 1、B r等的除去性，結果表示於圖1 〇中。圖1 〇之橫軸的 A1〜A3表示使用Ar/CHF3作爲後處理氣體之情形（本發 明），A1係後處理時間爲10 sec，A2係後處理時間爲汕 A3係後處理時間爲25 see之情形。又，b係使用Ar/CF4作 爲後處理氣體的情形（本發明），後處理時間爲5 的情 形。C係使用h/CHF3作爲後處理氣體條件之情形（發明人 研究的技術），後處理時間爲20 sceDD係未進行後處理之 情形，E係未進行閘極電極之圖案化亦未進行後處理之情 形。從此圖ίο在A1VCHF3條件中，有關cl&Br之除去性可 知具有與〇2/CHF3條件同等以上的效果。如以上之後處理 之後’從表示於圖1之蝕刻裝置1取出半導體基板丨丨S。 然後，如圖1 1所示般，以閘極電極丨5 G作爲掩模而於 nMIS形成區域離子注入例如磷，俾形成一構成11訄13之源極 /汲極（LDD ; Lightly Doped Drain)的低雜質濃度n-型半導體 區域1 9 a。繼而，以閘極電極丨5 G作爲掩模而於pMIS形成 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) -Γ M --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 495876 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（25 ) 區域中離子注入例如硼，而形成一構成pMIs之源極/汲極 (LDD)的低雜質濃度p-型半導體區域2〇 a。 繼而，於半導體基板1 1 S上藉CVD法等堆積例如由氧化 石夕所構成之絕緣膜後，再藉異方性之乾式蝕刻而進行回 姓。其時，絕緣膜1 6亦被回蝕而露出多結晶矽層丨5 〇。如 此一來，如圖1 2所示，於閘極電極丨5 G之兩侧面形成侧牆 (侧壁絕緣膜）2 1。 其後’如圖1 3所示，以閘極電極1 5 G及側牆2 1作為掩模 而於nMIS形成區域離子注入例如磷，而形成一構成nMIS之 源極/波極的高雜質濃度n +型半導體區域1 9 b。繼而，以閘 極電極1 5 G及侧牆2 1作為掩模而於pMIS形成區域離子注入 例如硼，俾形成一構成pMIS之源極/汲極的高雜質濃度p + 型半導體區域20b。藉由至此之步驟，略完成一具有LDD 構造之源極/汲極的nMISQn及pMISQp。 然後’於半導體基板丨丨S上藉濺鍍法堆積例如（^後，實 施熱處理，俾於c 0層與半導體基板1 1 S及多結晶矽層1 5 C 之接觸界面部分，如圖1 4所示，形成一例如由c〇Six等所 構成之矽化物層2 2矽化製程（寸V寸彳卜、7。口七只）。藉由 形成如此之秒化物層2 2，可降低配線與n +型半導體區域 19b、p +型半導體區域2 〇 b及閘極電極1 5 G之接觸阻。又， 可降低寄生容量。因此，可堆進一具有微細元件（nMISQn 或pMISQp等）之半導體積體電路裝置的動作速度提昇。 又’亦可形成鎢秒化物或鈥秒化物層以取代姑秒化物層。 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----^--------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 495876 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（26 ) 繼而，如圖I5所示，於半導體基板ns上藉CVD法等堆 積一由例如氧化矽膜所構成的絕緣膜23a後，於其絕緣膜 2 3 a貫穿一如矽化物層22露出之接觸孔24。其後於半導體 基板1 1 S上藉濺鍍法等堆積例如鎢或氮化鈦（TiN)等後，於 其上，藉CVD法等而堆積例如鎢，進一步，以此等導體膜 只殘留於接觸孔24内之方式，藉CMp (Chemicai
Mechamcal Polish)法等研磨其導體膜，俾於接觸孔24内形 成插塞2 5 a。 再者，於絕緣膜2 3 a及插塞2 5 a上藉測鍍法等從下層依序 堆積例如氮化鈦、鋁（或鋁合金）及氮化鈦後，再藉一般之 微影技術及乾蝕刻技術，俾形成第i層配線2 6 a。 繼而，於絕緣膜23a上藉CVD法等堆積例如由氧化矽膜 所構成之絕緣膜2 3 b，於其絕緣膜2 3 b貫穿如第i層配線 26a之一部分的貫穿孔27。其後，與插塞25&同樣地，於 貫穿孔27内形成插塞25b後，與第}層配線26a同樣地， 於絕緣膜2 3 b上形成第2層配線2 6 b。以下，藉一般之半道 體積體電路裝置的製造方法，製造多層配線3構造&的系: LSI。 (實施形態2 ) 在本實施形態2中，考關系統LSI之製造方法（其係具有 一含SiGe層之多元金屬閘極電極構造）適用本發明時，以 圖16〜圖22進行說明。又，圖16〜22之各別的為各圖 之（a)的nMIS形成區域的要部擴大斷面圖。此處pMis形成 區域之閘極電極構造，與nMIS形成區域的間極電極構造相 - . --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 29 495876 A7 B7 27 五、發明說明（ 同者，省略圖示。 首先，使用於前述實施形態1之圖2及圖3的步驟後，如 圖16所不，與實施形態i同樣地，於半導體基板ns之主 面上形成閘極絕緣膜14。繼而，於半導體基板us上 述形態i同樣地，從下層依序堆積多結晶珍層⑴及⑽ 層 1 5 b 〇 然後，如圖16之箭頭所示’與實施形態i同樣地，於 SiGe層15b上藉離子注入法等導入上述硼。如上述般，即 使在本實施形態2中，在Ge濃度爲4〇%以上之咖層⑸ 中，成爲只有爛之單閘極電極構造。如上述般，於層 15b之成膜中於原處地導入侧時，無再次離子注入 二 要性。 然後，如圖17所示般，爲了多元金屬閘極電極構造，於 31&層151)上藉濺鍍法等堆積—由例如厚爲5nm左右之氮 化鎢（WN)或氮化鈦（TiN)等所構成的阻障導體層i5d後’ 於其上，«鍵法等堆積如厚度爲如咖左右之嫣㈤或 翻（M〇)等的金屬層15e ’俾形成閘極電極形成膜15。阻障 導體層係爲了例如SiGe層15b與金屬層以之應力緩 和及接奢性提昇而設的。 繼而，於金屬層1 5 e上形成例如由氮化碎膜（叫乂）等所 構成絕緣膜28。此處絕緣膜28係於藉電聚cvd法所形成 之氮化梦膜上堆積藉熱CVD法等所形成之氮切膜而構成 的。此係以熱CVD法等產生之氮化發膜乃比以電衆CM 法所產生之氮化碎膜的蚀刻速率還低（相對於氧化碎膜， -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線‘ 經濟部智慧財產局員工消費合作社印製 495876
經濟部智慧財產局員工消費合作社印製 五、發明說明（28 ) 可得到咼選擇比）。亦即，在後面之步驟中形成接觸孔 時，即使絕緣膜28從接觸孔露出，絕緣膜28亦不會被蚀 刻除去。 其後，在絕緣膜28上，與前述實施形態i同樣地，形成 反射$止膜17及光阻圖案18後，以其光阻圖案18作爲蝕 刻掩杈，藉乾式蝕刻法等蝕刻除去從此露出之反射防止膜 17及絕緣膜28。此處，當反射防止膜17及絕緣膜“之蝕 刻處理時，使用例如平行平板型之蝕刻裝置，但以反射防 止膜1 7與絕緣膜2 8在各別之眞空室進行眞空處理。在絕 緣膜2 8之蝕刻處理時，係使用⑺“^作爲製程氣體。 繼而，與前述實施形態1同樣地，藉研磨如圖1 8所示 般’除去光阻圖案18及反射防止膜17，對半導體基板ns 而貫施濕式洗淨處理，除去上述乾式蚀刻處理所產生之聚 e物後，以上述乾式蚀刻處理所圖案化的絕緣膜2 8作爲姓 刻掩模，從此露出之閘極電極形成膜i 5(亦即，金屬層 15e、阻障導體層15d、义^層！5^及多結晶矽層15&)^ 乾式蚀刻法等進行蚀刻除。 此乾式蚀刻處理係於前述圖1所示之蝕刻裝置1内的蝕刻 室8内進行。當金屬層i 5 e及阻障導體層1 5 d之蝕刻處理 時，例如使用Cl/〇2氣體之高溫（例如i〇〇〜15〇〇c左右）蚀刻 處理，或，使用例如CFVOVA/Cl2氣體之常溫蝕刻處理。 SiGe層1 5 b及多結晶矽層1 5 a之蝕刻處理因與前述實施形 態1相同，故省略説明。 藉由如此之閘極電極形成膜1 5的姓刻處理，如圖丨9所 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） f-1---------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 495876 經濟部智慧財產局員工消費合作社印制衣 A7 -------B7 ----------- 五、發明說明（29 ) 示，於SiGe層15b上形成一具有金屬層1Se之多元金屬構 造之閘極電極15G。此處理後，閘極電極15G之側面相對 於半導體基板1 1 S的主面約略形成垂直。亦即，於閘極電 極1 5 G之側面不會產生側向蝕刻。 然後，將如此處理終了之半導體基板ns，與實施形態 1同樣地，搬入後處理室9内，與實施形態丨同樣地，實施 後處理。藉此，如圖20所示，可達成多元金屬構造之閘極 電極1 5的側面之垂直形狀。在圖2〇中，亦例示產生些許 側向蝕刻之情形，但，若依本後處理條件，以無側向蝕刻 狀態，亦可形成閘極電極15G。如以上之後處理後，從圖 1所示之蝕刻裝置1取出半導體基板113。
繼而，如圖2 1所示般，與實施形態}同樣地，於nMlSB 成區域形成低雜質濃、度之n-型半導體區域19a後，於pMis 形成區域形成低雜質濃度的p-型半導體區域2〇a。然後， 於半導體基板H S上藉CVD法堆積例如由氮化矽所構成之 絕緣膜後，再藉異方性之乾式蚀刻進行回蝕，於閘極電極 1 5 G及絕緣膜2 8之兩側面形成一由氮化矽膜等所構成的側 牆2 1。然後，如圖22所示，與實施形態i同樣地，於nMis 形成區域形成高雜質濃度之n +型半導體區域19b後，於 pMIS形成區域形成高雜質濃度之p+型半導體區域2〇b。藉 由至此之步驟，略完成一具有LDD構造之源極/汲極的 nMISQn及pMISQp 〇 然後，於半導體基板11 S上藉CVD法等堆積一例如由氧 化矽膜所構成的絕緣膜23a後，於其絕緣膜23a使接觸孔 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 酿\ ^ --------^--------- Γ 请先閱讀背面之注意事項再填寫本頁} A7
495876 五、發明說明（3〇 ) 古；/匕時’使氧化碎膜與氮化石夕膜之I虫刻選擇比提 ^化硬膜易蚀刻之條件進行蚀刻處理，形成接觸 = 24。此時’如圖22(b)所示，即使接觸孔以多少平面地 施加於閘極電極1 5 G，TTt* 丁 I ΠΠ > 不不會因由氮化矽等所構成之侧牆 對Η杯If28而閘極電極15G露出（亦即，可使接觸孔24 二”私亟1 5 G而自己整合地形成），故可提昇元件之積 從此以後，與實施形態1同樣而製造多層配線構造 之系統L S I。 ， :使在如此本實施形態2中亦可得到與實施形態]同樣的 效果。 以上’依據實施形態’具體地説明由本發明人所構成之 ’但’本發明不限於前述實施形態，當然在不超出其 旨意的範圍可爲各種變更。 ' 在料^施形態i、2中，係使用間案化閘極電極 Μ刻室與後處理室分別進行，#，不限於此，亦可 與後處理在同-眞空室内進行。此時，後處理室 乃不頊要，故可降低蝕刻裝置之成本。 又’在實施形態1、2中，係説明使本發明適用於一且 SiGe層之閘極電極加工技術，但，不限於此，例如亦；使 本發明適用於一具有例如Ge化合物之配線加工技術。 又，在前述實施形態卜2中，係説明有關只形 緣膜之厚度（叫換算膜厚）爲同—之元件的情形，= 於此’於同-半導體基板上複數形成問極絕緣膜厚^ = 之元件的情形亦可適用本發明。此時，使用相對 • 33 - 本紙張尺度適用中國國家標準（CNS)A4規格(210 x297公爱' f Μ --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 495876 Α7 Β7 五、發明說明（31) 電壓的Μ I S閘極絕緣膜的膜厚，比以相對低之電源電壓進 行驅動且要求高速動作之Μ I S閘極絕緣膜的膜厚還厚。 以上之説明係主要説明有關，由本發明人所構成之發明 適用於其背景之利用領域的系統L S I製造技術，但不限於 此，例如亦可適用於具有DRAM (Dynamic Random Access Memory)、SRAM (Static Random Access Memory)或快閃記 憶體（EEPROM; Electric Erasable Read Only Electric Erasable Read Only Memory)等之記憶電路的半導體積體電路裝置 或、具有微處理器等之邏輯電路的半導體積體電路裝置。 本案所揭示之發明中，若簡單地説明代表性者所得到之 效果，如以下般。 (1) .若依上述實施例中之一，使具有SiGe層之閘極電極圖 案化後，對半導體基板，在與G e缺乏反應性之第1氣體及 具有S i之蝕刻功能的第2氣體的混合氣體中，實施電漿處 理，俾使具有SiGe層之閘極電極形狀良好。. (2) .若依上述實施例中之一，使具有SiGe層之閘極電極圖 案化後，對半導體基板，在與Ge缺乏反應性之第1氣體及 •具有S i之蝕刻功能的第2氣體的混合氣體中，實施電漿處 理，俾可使具有SiGe之閘極電極的加工尺寸精度提高。 (3) ·藉上述（1 )或（2)，可使擁有一具SiGe閘極電極之半導 體積體電路裝置的良率提高。 (4) ·藉上述（1 )或（2)，可使擁有一具SiGe閘極電極之半導 體積體電路裝置性能提昇。 (5) .若依上述實施例之一，於半導體基板上具有η通道型及 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Γ---'Ι----------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 495876 A7 B7 五、發明說明（32 ) p通道型電場效果電晶體之半導體積體電路裝置的製造方 法中’使具有其各別電場效果電晶體之S i G e層的閘極電極 圖案化後，對半導體基板，在與Ge缺乏反應性之第1氣體 及具有S i的蚀刻功能之第2氣體的混合氣體中，實施電漿 處理，俾可使一具有SiGe之閘極電極的半導體積體電路裝 置開發及縮短製造時間成爲可能。 (6).若依上述實施例中之一，於半導體基板上具有η通道型 及ρ通道型電場效果電晶體之半導體積體電路裝置的製造 方法中，使具有其各別電場效果電晶體之SiGe層的閘極電 極圖案化後，對半導體基板，在與G e缺乏反應性之第1氣 體及具有S i蝕刻功能之第2氣體的混合氣體中，實施電漿 處理，俾可使具有SiGe之閘極電極的半導體積體電路裝置 之製造步驟簡略化成爲可能。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. A B c D 中年多月巧日修正/更正/補充 495876 第901062〇0號專利申請案9丨· 3· 2δ 中文申請專利範圍修正本（91年3月) 々、申請專利範圍 1. 一種半導體積體電路裝置之製造方法，其特徵在於具有 如下步騾： (a) 於半導體基板上形成閘極絕緣膜； (b) 於前述閘極絕緣膜上堆積二具有SiGe層之閘電極 形成膜； (c) 藉由將前述閘電極形成膜圖案化，形成一具有前 述SiGe層之閘電極； (d) 於前述（c)步驟後，對於前述半導體基板，於含有 缺乏與G e之反應性的第一氣體及具有S i之蝕刻功能的 第二氣體之混合氣體中，實施電漿處理。 2 .根據申請專利範圍第1項之半導體積體電路裝置之製造 方法，其中第一氣體為惰性氣體。 3.根據申請專利範圍第2項之半導體積體電路裝置之製造 方法，其中前述惰性氣體為氬氣。 4 .根據申請專利範圍第1項、之半導體積體電路裝置之製造 方法，其中第一氣體為氨氣。 5 .根據申請專利範圍第3項之半導體積體電路裝置之製造 方法，其中第二氣體為含氟之氣體。 6. 根據申請專利範圍第5項之半導體積體電路裝置之製造 方法，其中含前述含氟之氣體為CHF3。 7. 根據申請專利範圍第6項之半導體積體電路裝置之製造 方法，其中第一氣體之濃度比第二氣體之濃度相對地 高。 8. 根據申請專利範圍第7項之半導體積體電路裝置之製造 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
    万法，其中前述SiGe層之Ge濃度為全體之10%以上。 、據申叫專利範圍第7項之半導體積體電路裝置之製造 万法，其中前述SiGe層之Ge濃度為全體之2〇%以上。 1 〇 ·根據申請專利範圍第7項之半導體積體電路裝置之製造 万法，其中前述SiGe層之Ge濃度為全體之40%以上。 U·根據申請專利範圍第8項之半導體積體電路裝置之製造 万法，其中在前述（d)步驟後之閘電極的兩側面中之側 向钱刻量’係前述（c)步驟後所殘留之閘電極形成膜， 且在前述SiGe層以外部分中的通道長方向之長度的4〇% 以下。 12·根據申請專利範圍第8項之半導體積體電路裝置之製造 方法，其中在前述（d)步驟後之閘電極的§丨以層中的通 這長方向之長度，係與前述（d)步驟後之閘電極的siGe 層以外部分中的通道長方向之長度相等。 13·根據申請專利範圍第n項之半導體積體電路裝置之製造 方法，其中於㈤述半導體基板上形成具有前述閘電極之 η通道型場效電晶體及p通道型場效電晶體。 14·根據申請專利範圍第13項之半導體積體電路裝置之製造 方法，其中使前述（c)步驟後之半導體基板，以維持真 空狀態，移動至前述（d)步驟。 15. 根據申請專利範圍第丨3項之半導體積體電路裝置之製造 方法，其中前述（b)步驟係具有一於前述閘電極形成膜 導入测之步驟。 16. 根據申請專利範圍第15項之半導體積體電路裝置之製造 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 万法’其中前述（b)步驟係具有— 今層之步驟， 的述（d )步驟後，具有如下步驟 於前述Si Ge層上堆積 (e) 於前述閘電極之側 (f) 使前述閘電極之上 一部分露出； 面形成側壁絕緣膜； 面’與前述半導體基板之主 面 u)於前述半導體基板上堆積高熔點金屬膜； —⑻於前㈣電極之上面，與前述半導體基板之主面 部分形成高熔點金屬矽化物層。 ”·根據申請專利範圍第2項之半導體積體電路裝置之製造 万法’其中前述第-氣體之濃度比前述第2氣體之濃度 相對上較高。 18·根據中請專利範圍第17項之半導體積體電路裝置之製造 万法，其中前述SiGe層之濃度為全體之1〇%以上。 19.根據中請專利範圍第18項之半導體積體電路裝置之製造 方法，其中在前述（d)步驟後之閘電極兩側面中之側向 蝕刻量，係上述（c)步驟後所殘留之閘電極形成膜，且 在上述SiGe層以外部分中的通道長方向之長度的“％ 下。 20.根據申請專利範圍第19項之半導體積體電路裝置之製造 万去其中於上述半導體基板上形成具有前述閘電極的 11通道型之場效電晶體及p通道型之場效電晶體。 21·根據申請專利範圍第2〇項之半導體積體電路裝置之製造 万法，其中前述（c)步驟後之半導體基板以維持真空狀 態移動至前述（d)步驟。 22·根據中請專利範圍第21項之半導體積體電路裝置之製造 万去，其中前述（b)步驟係具有一於前述閘電極形成膜導 入硼之步驟。 23.根據中請專利範圍第22項之半導體積體電路裝置之製迭 万法，其中前述⑻步驟係具有一於前述_層上 硬層之步驟， ' 前述（d)步驟後具有如下之步驟： (e) 於前述閘電極之側面形成側壁絕 (f) 使前述閘電極之上面，與前述半導體基板之主面 的一部分露出； (g) 於前述半導體基板上堆積高熔點金屬膜； ㈨於前述半導體基板之上面，與前述半導體基板之 王面的一部份形成高熔點金屬矽化物層。 24· -種半導體積體電路裝置之製造方^其特徵在於 如下步驟： 、八巧 (a) 於半導體基板之主面上形成閘極絕緣膜； (b) 於前述閘極絕緣膜上堆積閘電極形成膜； (c) 藉由使前述閘電極形成膜圖案化，形成閘電極· (d) 於前述⑷步驟後，對於前述半導體基板有 缺乏與Ge之反應性的第一氣體及具有。之蝕刻功^ 第二氣體之混合氣體中，實施電漿處理； 、 前述（b )步驟係具有：堆積siGe層之击职 、 述SiGe層還更上層堆積矽層之步騾。^ 及於比則 -4- 六、申請專利範園 25·根據申請專利範圍第項之半導體積體 方法’其切述第_錢為惰性氣體。以之製造 =申iT範固第25項之半導體積體電路裝置之製造 万法，其中前述情性氣體為氬氣。 y、中則逑罘一氣體為氮氣。 28. ^據令請專利範圍第則中之半導體積 造万法，其中前述第二氣體為含氣之氣體/裳置之版 29·=據申請專利範圍第則中之半導體積體電路 以方法，其中前述含氟之氣體為chf3。 30.根據申請專利範圍第29項中之半導體積體電路 2法，其中前述驗層之Ge濃度為全體之= 31·根據申請專利範圍第3〇項中之半導體積體電路 造方法，其中在前述（d)步帮後之閑電極的兩 ^ 側向蚀刻量，係前述⑷步驟後所殘留之碎層的、甬、广 方向之長度的4 0 %以下。 曰 ^道長 32·根據申請專利範圍第3丨項中之半導體積體電路裝 造方法，其中前述（d)步驟後，具有如下步驟： 孓製 (e) 於前述閘電極之側面形成側壁絕緣膜； (f) 使前述閘電極之上面’與前述半導體基板之、 一部分露出； 王雨 (g) 於前述半導體基板上堆積高熔點金屬膜； (h) 於前述閘電極之上面，與前述半導體基板之主 -5 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐）
    —部分形成高熔點金屬矽化物層。 33·根據申請專利範圍第3 2項中之半導體積體電路裝置之製 造方法，其中具有如下步驟： 前述（d)步驟後，於前述半導體基板通遒型之場效 電晶體的形成區域導入第一雜質； 土 苟乂 前述（d)步驟後，於前述半導體基板之？通遒型之場效 電晶體的形成區域導人第二雜質，而第二雜質二形 第一雜質所形成之半導體區域相反之導電型半導體區 域0 坆根據申請專利範圍第25項中之半導體積體電路裝置之製 造方法，其中前述SiGe層之Ge濃度為全體之1〇%以 上。 35. 根據申請專利範圍第34項中之半導體積體電路裝置之製 造方法，其中前述（d)步驟後之閘電極兩側面中之側向 餘刻量為前述（c )步驟後所殘留之前述石夕層通道長方白 之長度的4 0 %以下。 36. 根據申請專利範圍第35項中之半導體積體電路裝置之製 造方法，其中前述（d)步驟後具有如下之步驟： (e) 於前述閘電極之側面形成側壁絕緣膜； (f) 使前述閘電極之上面’與前述半導體基板之主面 的一部分露出； (g) 於前述半導體基板上堆積高熔點金屬膜； (h) 於前述半導體基板之上面，與前述半導體基板之 主面的一部份形成高溶點金屬矽化物層。 -6-
    37·=據中請專利範圍第36項中之半導體積體電路裝置之製 k万法，其中（d)步驟後，於前述半導體基板之η通 型 < 場效電晶體的形成區域導入第一雜質； 上前述（d)步驟後，於前述半導體基板之卩通道型之ρ 坆電晶體形成區域導人第二雜質，而第二雜質乃形成^ 第—雜質所形成之半導體區域相反之導電型半導體區 域。 38.—種半導體積體電路裝置之製造方法，其特徵在於具有 如下步驟： (a) 於半導體基板之主面上形成閘絕緣膜； (b) 於前述閘極絕緣膜上堆積閘電極形成膜； (c) 藉由使前述閘電極形成膜圖案化，形成閘電極； (d) 於前述（c)步驟後，對於前述半導體基板，於含有 ，乏與Ge之反應性的第一氣體及具有Si之蝕刻功二的 第二氣體之混合氣體中，實施電漿處理； W述（b)步驟具有：堆積siGe層之步驟，及比前述 SiGe層還更上層堆積金屬層之步驟。 39·根據申請專利範圍第3 8項中之半導體積體電路裝置之製 造方法，其中在前述（d)步驟後之閘電極的兩側面中之 側向蝕刻量，係前述（c)步驟後所殘留之前述金屬層的 通道長方向之長度的4 0 %以下。 40·根據申凊專利挑圍弟39項中之半導體積體電路裝置之製 造方法，其中前述（b)步驟係具有於前述以以層導入硼 後，堆積前述金屬層之步驟。 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 49587( A B c D 六、申請專利範圍 41. 一種半導體積體電路裝置，其包括如下之構成： (a) 於半導體基板之主面上所形成之閘極絕緣膜； (b) 於前述閘極絕緣膜上所形成之閘電極； 前述半導體基板係在閘電極之形成步驟後，於含有 缺乏與G e之反應性的第一氣體及具有S i之蝕刻功能的 第二氣體之混合氣體中，實施電漿處理； 前述閘電極係具有SiGe層與形成於其上層之多晶矽 層； 前述閘電極兩側面中之側向蝕刻量，係構成前述閘 電極之多晶碎層通道長方向之長度的40%以下。 42. —種半導體積體電路裝置，其包括如下之構成： (a) 於半導體基板之主面上所形成之閘極絕緣膜； (b) 於前述閘絕緣膜上所形成之閘電極； 前述半導體基板係在前述閘電極之形成步驟後，於 含有缺乏與G e之反應性的第一氣體及具有S i之蝕刻功 能的第二氣體之混合氣體中，實施電漿處理； 前述閘電極係具有SiGe層與形成於其上層之多晶矽 層； 在前述閘電極SiGe層中的通道長方向之長度，係與 構成前述閘電極的多晶碎層之通道長方向的長度相 等。 43. —種半導體積體電路裝置，其包括如下之構成： (a) 於半導體基板之主面上所形成之閘極絕緣膜； (b) 於前述閘極絕緣膜上所形成之閘電極； -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 49587( A B c D 六、申請專利範圍 前述半導體基板係在前述閘電極之形成步騾後，於 含有缺乏與G e之反應性的第一氣體及具有S i之蝕刻功 能的第二氣體之混合氣體中，實施電漿處理； 前述閘電極係具有SiGe層與形成於其上層之金屬 層； 在前述閘電極的兩側面中之側向蝕刻量，係構成前 述閘電極的金屬層之通道長方向的長度之4 0 %以下。 44. 一種半導體積體電路裝置，其包括如下之構成： (a) 於半導體基板之主面上所形成之閘極絕緣膜； (b) 於前述閘極絕緣膜上所形成之閘電極； 前述半導體基板係在閘電極之形成步驟後，於含有 缺乏與G e之反應性的第一氣體及具有S i之蝕刻功能的 第二氣體之混合氣體中，實施電漿處理； 前述閘電極之SiGe層中的通道長方向的長度，係與 構成前述閘電極的金屬層之通道長方向的長度相等。 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW498544B (en) * 2000-03-13 2002-08-11 Tadahiro Ohmi Flash memory device, manufacturing and its dielectric film formation
JP4056195B2 (ja) * 2000-03-30 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP4447128B2 (ja) * 2000-07-12 2010-04-07 富士通マイクロエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP2002353205A (ja) * 2000-08-28 2002-12-06 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるウェハ処理装置並びに半導体装置
US6762463B2 (en) * 2001-06-09 2004-07-13 Advanced Micro Devices, Inc. MOSFET with SiGe source/drain regions and epitaxial gate dielectric
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US7186604B2 (en) * 2002-08-15 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device and method for fabricating the same
US6727127B1 (en) * 2002-11-21 2004-04-27 Cree, Inc. Laterally diffused MOS transistor (LDMOS) and method of making same
US6838695B2 (en) 2002-11-25 2005-01-04 International Business Machines Corporation CMOS device structure with improved PFET gate electrode
JP4098225B2 (ja) * 2003-12-01 2008-06-11 松下電器産業株式会社 プラズマエッチング方法
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
JP2004253778A (ja) 2003-01-30 2004-09-09 Nec Electronics Corp 半導体装置及びその製造方法
WO2004070834A1 (en) * 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by means of such a method
US20040209468A1 (en) * 2003-04-17 2004-10-21 Applied Materials Inc. Method for fabricating a gate structure of a field effect transistor
US6905976B2 (en) * 2003-05-06 2005-06-14 International Business Machines Corporation Structure and method of forming a notched gate field effect transistor
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP4580657B2 (ja) * 2004-01-30 2010-11-17 株式会社東芝 半導体装置およびその製造方法
US7682985B2 (en) * 2004-03-17 2010-03-23 Lam Research Corporation Dual doped polysilicon and silicon germanium etch
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
US20060138548A1 (en) * 2004-12-07 2006-06-29 Thunderbird Technologies, Inc. Strained silicon, gate engineered Fermi-FETs
US20060205129A1 (en) * 2005-02-25 2006-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4767641B2 (ja) * 2005-09-27 2011-09-07 大日本スクリーン製造株式会社 基板処理装置および基板搬送方法
JP4854317B2 (ja) * 2006-01-31 2012-01-18 東京エレクトロン株式会社 基板処理方法
TW200809980A (en) * 2006-03-10 2008-02-16 Koninkl Philips Electronics Nv Method of manufacturing a bipolar transistor
JP2008118017A (ja) * 2006-11-07 2008-05-22 Hitachi High-Technologies Corp プラズマ処理方法および処理装置
US8390026B2 (en) * 2006-11-14 2013-03-05 Freescale Semiconductor, Inc. Electronic device including a heterojunction region
KR100842675B1 (ko) * 2006-12-27 2008-06-30 동부일렉트로닉스 주식회사 트랜지스터의 폴리 게이트에 대한 식각 방법
KR100859113B1 (ko) * 2007-02-13 2008-09-18 홍익대학교부설과학기술연구소 문턱 전압의 조절이 가능한 유기 박막 트랜지스터 및 그것의 제조방법
JP5386810B2 (ja) * 2007-09-13 2014-01-15 沖電気工業株式会社 Ｍｉｓ型ｆｅｔ及びその製造方法
JP5232512B2 (ja) * 2008-03-26 2013-07-10 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
JP2013125955A (ja) * 2011-12-16 2013-06-24 Elpida Memory Inc 半導体装置及びその製造方法
KR101900042B1 (ko) 2012-05-10 2018-09-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
JP6138653B2 (ja) 2013-10-08 2017-05-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP2015079793A (ja) * 2013-10-15 2015-04-23 東京エレクトロン株式会社 プラズマ処理方法
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
JP5920496B2 (ja) * 2014-02-18 2016-05-18 住友化学株式会社 積層多孔質フィルムおよび非水電解液二次電池
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP6457896B2 (ja) * 2015-07-09 2019-01-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
JP7176860B6 (ja) 2017-05-17 2022-12-16 アプライド マテリアルズ インコーポレイテッド 前駆体の流れを改善する半導体処理チャンバ
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US10615166B2 (en) * 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
WO2025182676A1 (ja) * 2024-03-01 2025-09-04 東京エレクトロン株式会社 ナノピラーの形成方法及びドライエッチング装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
FR2765395B1 (fr) * 1997-06-30 1999-09-03 Sgs Thomson Microelectronics Procede de realisation de grille de transistors mos a forte teneur en germanium
JP3998765B2 (ja) * 1997-09-04 2007-10-31 シャープ株式会社 多結晶半導体層の製造方法及び半導体装置の評価方法
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
JPH11330463A (ja) 1998-05-15 1999-11-30 Sony Corp 半導体装置および半導体装置の製造方法
US6674134B2 (en) * 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
FR2805924A1 (fr) * 2000-03-06 2001-09-07 France Telecom Procede de gravure d'une couche de silicium polycristallin et son application a la realisation d'un emetteur auto- aligne avec la base extrinseque d'un transistor bipolaire simple ou double polysilicium
JP4056195B2 (ja) * 2000-03-30 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6319840B1 (en) * 2000-06-29 2001-11-20 International Business Machines Corporation For mol integration

Also Published As

Publication number Publication date
KR20010094985A (ko) 2001-11-03
US7375037B2 (en) 2008-05-20
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US20040033692A1 (en) 2004-02-19
KR100721086B1 (ko) 2007-05-22

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