TW511193B - Inner circuit structure of array type bonding pad chip and its manufacturing method - Google Patents

Inner circuit structure of array type bonding pad chip and its manufacturing method Download PDF

Info

Publication number
TW511193B
TW511193B TW090130915A TW90130915A TW511193B TW 511193 B TW511193 B TW 511193B TW 090130915 A TW090130915 A TW 090130915A TW 90130915 A TW90130915 A TW 90130915A TW 511193 B TW511193 B TW 511193B
Authority
TW
Taiwan
Prior art keywords
pads
pad
wafer
row
array
Prior art date
Application number
TW090130915A
Other languages
English (en)
Inventor
Wen-Lung Cheng
I-Feng Chang
Hung-Cheng Huang
Original Assignee
Acer Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Acer Labs Inc filed Critical Acer Labs Inc
Priority to TW090130915A priority Critical patent/TW511193B/zh
Priority to JP2002239715A priority patent/JP3599108B2/ja
Application granted granted Critical
Publication of TW511193B publication Critical patent/TW511193B/zh
Priority to US10/434,788 priority patent/US6759329B2/en
Priority to US10/434,787 priority patent/US6762507B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5366—Shapes of wire connectors the bond wires having kinks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H10W72/9232—Bond pads having multiple stacked layers with additional elements interposed between layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

511193
本發明係有關於一種陣列型銲墊晶片内部電路姓 :二造方法，且特別有關於一種具有至少四排之陣；型俨 線式（wire-bonding)晶片的内部電路結構2于 坆方法，適用於例如球格陣列（BaU Grid A 八又 結構或倒裝晶片（Flip Chip )結構之晶片。 ，A) ，著半導體科技的演進，半導體晶片的執 其设計複雜度曰益提高。因此，半導體之封裝 又汉 (packaging)也不斷創新，以期提昇封装效 式的封裝結構而言，晶片上的銲墊彳bQn(j i n , 、 B n干呈、Dond!ng pad )配置
，：個重要的環節，特別在某些封裝結構，例如球格陣列 (BGA)結構中，1C銲墊配置設計是決定銲墊封裝效 重要因素之一。 目前常見的習知1 c銲墊配置設計包括有單排（s ingie m-line)銲墊設計、交錯型（staggered)銲墊設計，以 及陣列型銲墊設計。由於晶片的功能日漸增加，晶片表面 之最大可容許鲜塾數也必須增加，單排銲墊設計無法滿足 此一需求；而交錯型銲墊設計與陣列型銲墊設計可增加相 同面積的晶片表面之最大可容許銲墊數，因此可設置較多 的銲墊數目’且加速晶片電路速度，故可使晶片面積減 小，降低成本，且容易控制晶片封裴良率。 请參見第1 a圖與第1 b圖，說明有關習知交錯型鲜塾晶 片封裝結構100的設計。如第la圖所示，交錯型銲墊晶片 封裝結構100設有一交錯型銲墊晶片11〇，晶片11〇表面設 置有配置成交錯的兩排銲墊120，如第lb圖所示，包括外
511193 五、發明說明（2) 排鲜塾1 2 1與内排銲墊1 2 2。銲墊1 2 0包括用以接地的接地 塾、用以提供電源的電源墊、以及用以輸入/輸出訊號的 Λ號塾（或稱輸入/輸出墊，1/〇墊），分別由鋅線121a、 121b、121c 與122a 連接至接地環（ground ring ) 、電 源環（power ring)丨40以及導電線路（c〇nductive trace ) 1 60 ° 另外，有關陣列型銲墊晶片的設計已於同一申請人於 ，國90年1〇月19日所提出之我國專利申請案號9〇125929號 陣，型銲墊之晶片封裝結構」中所揭示。請再參見第“ 圖與第2/圖，說明有關陣列型銲墊晶片封裝結構1的設 计。如第2a圖所示，陣列型銲墊晶片封裝結構i設置有一 陣列型知墊晶片1 〇，其表面配置有複數銲墊2〇，位於晶片 ”之上表面週邊，排列成至少四排，如第2b圖所示，晶片 上由内而外分別為一最内排銲墊24、一次内排銲墊23、 =欠外排銲塾22以及-最外排銲墊21。最内排鲜塾24斑次 内排銲墊23 (即訊號墊）係類似於交錯型銲墊配置^ ，，相對於晶片10之一側邊交錯排列；❿ :對於晶μ。之側邊垂直對齊最内排鋒墊24，且== 1係相對於晶片1 0之側邊垂直對齊次内排銲墊23。另 i : 及次内排鋅墊23係只用以做為訊號 且取外排知墊21以及次外排銲墊22係只用以 墊以及接地墊。各銲墊2〇由 ^為電源 21a、第-細俨始99难个u深弧同度的苐一組銲線 弟一、、且鈈線22a、弟三組銲線23a以及第四 为別連接至接地環3〇、電源環4G與導電線路⑽。、、寸、、、a 第5頁 〇636-7327IW;PALI-CI.9-TWXX;Calvin.ptd 511193 五、發明說明（3) ---*一· 上述交錯型銲墊晶片與陣列型銲墊晶片兩者相比，陣 列$銲墊晶片車交交錯型銲墊晶片在相同晶片面積下，最大 可谷許1干墊數更為增加，因此可使晶片面積更為減小，成 本更為降低，且晶片封裝良率更為提高。 然而，陣列型銲墊晶片在銲墊數量增加的同時，晶片 内邛電路也必須設置得更為密集，如此則使得陣列型銲墊 晶片的内部電路設置出現問題。 請參見第3圖，顯示交錯型銲墊晶片丨丨〇内部電路結構 之一習知例。本習知例中，外排銲墊121全為電源墊或接 地墊、，分別以電源/接地匯流排128所構成的第一訊號線 電f生連接至電源/接地電路團1 8 ;而内排銲墊1 2 2全為訊 號墊，分別以訊號匯流排丨26所構成的第二訊號線電性連 接至訊號電路團1 7 〇。另外，訊號電路團丨7 〇與電源/接地 電路團180係對齊於各銲墊12〇而彼此互相鄰接，每一電路 團的寬度W約與銲墊間距p相等，而構成交錯型銲墊晶片之 内部電路。 上述交錯型銲墊晶片之内部電路構造中，訊號電路團 1 7 0與電源/接地電路團1 8 0係對齊於各銲墊1 2 〇彼此互相 鄰接；然而，在陣列型銲墊晶片中，由於做為電源墊與接 地塾的最外排銲墊21與次外排銲墊22係相對於晶片丨〇之侧 邊垂直對齊做為訊號墊的次内排銲墊2 3與最内排銲墊2 4， 因此使得陣列型銲墊晶片中的訊號電路團與電源/接地電 路團無法以對齊於各銲墊20而互相鄰接的方式設置；若依 上述方法將陣列型銲墊晶片的内部電路以對齊於各銲墊^
511193 五、發明說明（4) 而互相鄰接的方式排列，則各 列型鲜塾晶片的内部電路無法正常題使得陣 曰曰曰片内部電路結構，可使得陣列J銲列型銲塾 積的最大可容許銲墊數增加時:在相同晶片面 構；換言之，本發明可提供：錄：二：對應之内部電路結 :"吉構，使陣列型銲墊晶片可確實實施，使得曰 為減小，因而降低成本，且容易控制晶片封裝曰^率。積更 本發明百先揭示一種陣列型銲墊晶片，包括 墊、複數訊號電路團、以及一靜f i # i t士 週邊，排列成至少四排，包括-最内排銲 墊 A内排銲墊、一次外排銲墊以及一最外排銲墊，最 次内排銲墊係相對於晶片之一側邊交錯排列， 其中最内排以及次内排銲墊只包括訊號墊，而最外排以及 次外排銲墊只包括電源墊以及接地墊。訊號電路團係位於 晶片之銲墊内側，各訊號電路團係分別垂直對齊各訊號 =。而靜電防護電路環係位於訊號電路團與最内排銲墊之 本發明更揭示一種陣列形銲墊晶片的製造方法，包括 下列步驟·提供一基底，具有複數訊號電路團以及由電源 /接地電路構成之一靜電防護電路環（Electr〇_Static Disfha『ge ’ ESD )，其中訊號電路團與靜電防護電路環之 間係彼此相互絕緣隔離；其次，在基底之部分上方依序形 成複數導體層，其中各導體層之間具有絕緣層，使導體層 0636-7327TWF;PALI-CI-0069-TWXX;Ca1viη·ptd 第7頁 丄丄
=相：絕緣隔離；然後，纟導體層之部分上方形成複數 h 八中鲜塾排列成至少四排，包括一最内排銲墊、一 二人内排銲墊、一次外排銲墊以及一最外排銲墊；最後，在 f緣層中形成複數貫孔（v i a )，使得最外排與次外排銲 t由導體層及靜電防護電路環而與訊號電路團上方之部 刀\體層電性連接並形成一第一訊號線，且次内排與最内 t知塾f別經由導體層而與訊號電路團電性連接並形成一 一一 Λ 5虎線’其中第一訊號線與第二訊號線彼此相互絕緣 隔離。 ^本發明所揭示之陣列型銲墊晶片以及其製造方法中， -人外排銲墊係可相對於晶片之側邊垂直對齊最内排銲墊， 且最外排銲墊係可相對於晶片之侧邊垂直對齊次内排銲 墊。另外，訊號電路團之寬度係大體相等於銲墊間距 (bonding pad pitch)之寬度。又，訊號電路團上方更 可包括電源/接地電路環，用以提供訊號電路團之電源。 另外，本發明所揭示之陣列型銲墊晶片可適用於一倒 ，土 =結構（Flip Chip structure)或一球格陣列 A )封裝結構。 透過本發明之陣列型銲塾晶片及其製造方&，可提供 列型㈣晶片之内部電路㈣，使得相同面 ，的最大可容料塾數增加時，内部電路結構也可相 始配置的優點；換言之，使用本發明之陣列型銲墊 ，、 m銲墊進行陣列型配置…可使内部電路也做相 對應之緊密配f，使得晶片面積更為減小，因而降低晶片
五、發明說明（6) 封裝成本，且容易控制晶片封裝良率。 為，本發明之上述及其他㈣、特徵和優點 &特舉-具體之較佳實施例，並配合所附H顯 詳細說明。 1町圖式做 圖式說明： 第1 a圖係顯示習知交錯型銲墊晶片 面圖。 ^ 口傅的局部剖 結構 裝結構的局部剖 陣列型鮮墊晶片封裝結構 第3圖係顯示習知交錯型録墊晶片内部電路結構的示 第lb圖係顯示第la圖之習知交錯型銲墊晶 的局部上視圖。 τ褒 面圖 第2a圖係顯示習知陣列型銲墊晶片封 第2b圖係顯示第2a圖之習知 的局部上視圖。 思圖 結構 的：圖係顧示本發明之陣列型鲜塾晶片内部電路 第5 a圖係顯示本發明_ ♦ ak ι%\ ^ ^ M i 4放/1貫軛例之陣列型銲墊晶片內 電路結構的俯視圖。 巧 第5b圖係顯示第5a圖之陣列型銲墊 的侧視圖。 〜 符號說明： 0636-7327TW;PALI-CI-0069-TWXX;Calvin.ptd 第9頁 511193 發明說明 (7) 1 0〜陣列型銲墊晶片； 20 - ^鲜塾； 2 1〜最外排銲墊 22 - -次外排銲墊 23 - 〜次内排銲墊 24〜最内排銲墊 26 - ^訊號匯流排 28 - <電源/接地匯流排； 70 - 〜訊號電路團 } 8 0〜靜電防護電路環； 82 - ^電源電路； 84 - -接地電路； 9 0〜訊號電源/接地電路環 p〜 銲墊間距； W〜 電路間距； S1 、S2〜訊號墊 ， G1， 〜接地塾； P1产 〜電源墊； 1〜 陣列型銲墊晶片封裝結構 21a、22a、23a、24a 〜銲線； 2 5〜銲墊組； 3 0〜接地環； 4 0〜電源環； 6 0〜導電線路；
0636-7327TWF;PALI-CI-0069-TWXX;Calvin.ptd 第10頁 511193 五、發明說明（8) 100〜交錯型銲墊晶片封裝結構； 11 0〜交錯型銲墊晶片； 120〜銲墊； 1 21〜外排銲墊； 1 2 2〜内排銲墊； 121a、121b、121c、122a 〜銲線； 1 2 6〜訊號匯流排； 1 2 8〜電源/接地匯流排； 1 3 0〜接地環； 1 4 0〜電源環；
1 6 0〜導電線路； 1 7 0〜訊號電路團； 1 8 0〜電源/接地電路團。 實施例詳細說明·· 請參見第4圖，說明本發明一實施例之陣列型銲墊晶 片1 0的内部電路結構。 本實施例中，陣列型銲墊晶片丨0上配置有複數鲜墊 2〇、複數訊號電路團70、以及一靜電防護電路環8〇。
^實施例中，銲墊20係位於晶片之上表面週邊，排 而外”為最内排銲墊24、次内排銲墊23 録塾i以及最外排銲墊21。最内排銲墊24與次内 =相對於晶片1〇之一侧邊交錯排列，而次外排鮮 糸相對於晶片10之側邊垂直對齊最内排銲墊24，且最
511193 五、發明說明（9) =墊21係相對於晶片1〇之側邊垂直對齊次 j外，最内排銲墊24以及次内排銲墊23係只用以做為訊號 ，且最外排銲墊2 1以及次外排銲墊22係 為= 墊以及接地墊。 T 、用以做為電源
另外，訊號電路團70係位於晶片1〇之銲墊 電路團70係分別垂直對齊各訊號塾_24而彼」t 鄰接，且訊號電路團70之寬度w大體相等於各銲墊2〇 塾間距寬度卜另外’靜電防護電路環8〇則位路 『〇與最内排銲墊24之間。又，做為電源墊與接：塾電:最 外排知墊21以及次外排銲墊22係以電源/接地匯流 構成之第一訊號線與靜電防護電路環8〇電性連接，而 訊號墊的次内排銲墊23與最内排銲塾24係以訊號匯 Μ 所構成之第二訊號線分別與訊號電路團7〇電性連接。L 請再參見第5a圖以及第，說明上述實施例 型銲墊晶片1 0的内部電路結構以及其製造方法。 第5a圖係顯示一、组四排各一個#塾2〇與其 構造，其中最内排銲墊24以及次内排銲墊23為訊 3: 地塾gi，而最外排銲塾21為電源墊 電性連:墊： = ; = 流排28與靜電防護電路環8〇。訊號匯流排26盘電地 匯流排28由第5a圖中所視呈重疊狀，其侧視剖 造方法可由第5b圖做更清楚的描述。 傅w汉表 第5 b圖係顯示第5 a圖之陣列型料晶片内部電路 0636-7327TWF;PALI-CI-0069-TWXX;Calvin.ptd 第12頁 511193
A線所取的侧視剖面圖，其中只顯示接地墊Q盥 墊si (即次外排銲墊22與最内排銲墊24)之内電、路/ 構；電源塾P1與另一訊號塾以之結構類 = 本實施例之陣列型銲墊晶片之製造過程，首先提供一 基底（未圖不），在基底上具有訊號電路團7〇以及由電 /接地電路構成之靜電防護電路環8〇。其中，訊號電路/團 讪彼此之間以及訊號電路團7〇與靜電防護電路環8〇u之間必 須彼此相互絕緣隔離，以避免短路。其次，在基底之部分 上方依序形成複數導體層Ml〜M6，如第5b圖所示；各導體 層之間具有絕緣層（未圖示），使導體層彼此相互絕緣隔 離。又，導體層Ml構成連接至靜電防護電路環8〇的電源電 路82與接地電路84 ;第5]3圖中，由於銲墊22係接地墊以， 因此導體層M2係電性連接於接地電路84之部分，而與電源 電路82絕緣。又，導體層||4與M5在位於訊號電路團7〇之上 方形成有電源/接地電路環9〇，用以提供各訊號電路團7〇 之電源。 各導體層與絕緣層形成之後，在導體層之部分上方形 成#墊2 0 ’銲墊2 〇之排列係如前所述，排列成至少四排。 銲墊構成之後，為使各導體層與絕緣層構成通連接地墊 G1、靜電防護電路環80以及電源/接地電路環90的第一訊 號線（即電源/接地匯流排28 )，以及通連防護訊號墊S1 與訊號電路團70的第二訊號線（即訊號匯流排26 )，必須 在各絕緣層中形成複數貫孔（v丨a )，以使第一訊號線通
0636-7327TWF;PALI-CI-〇〇69-TWXX；Calvin.ptd
五、發明說明一Gl) 連接地墊G1、靜電防護 9 〇 5唾 弟二訊號線通連防 ~訊號線與第二訊號線 例之陣列型銲墊晶片之 ^ 在此必須特別說明 為電源墊P1，而次外排 發明並非限定於如此的 二欠外排銲墊22皆可用以 另外，本實施例之 一訊號線之電源/接地 成’而通過第二訊號線 護電路環80之後，再經 接地電路環9〇。然而， 線以及第二訊號線之導 不同層數之導體層之設 又，本實施例中， 墊G1，因此做為第一訊 層M2係電性連接於接地 緣。若第一訊號線之電 與靜電防護電路環80時 路82之部分，而與接地 本發明之陣列型銲 方法可適用於一倒裝晶 他類似的晶片結構。 外排銲 墊G1 ; 外排銲 塑f 〇 六層， 之導體 方，經 而連接 成上述 ，本發 電路環80以及電源 護訊號墊S1與訊號 彼此相互絕緣隔離 内部電路結構。 ，本實施例中，最 銲墊22係做為接地 配置，換言之，最 做為電源墊或接地 導體層為Ml〜M6共 匯流排2 8係由下方 之訊號匯流排2 6下 由貫孔向上延伸， 本發明並非限定構 體層限制；換言之 置而達成。 如第5 b圖所示，由 號線之電源/接地 電路84之部分，而 源/接地匯流排2 8 ’則導體層M2係電 電路8 4絕緣。 墊晶片之内部電路 片結構或一球格陣 /接地電路環 電路團70，且第 ’而構成本實施 墊21係做 然而，本 墊2 1以及 且做為第 層M2構 過靜電防 至電源/ 第一訊號 明可藉由 於銲墊22係接地 匯流排28之導體 與電源電路8 2絕 係連接電源墊P1 性連接於電源電 設計以及其製造 列結構，以及其
雖然本發明已以數個較佳實施例揭露如上，妙 U限定本發明，任何熟習此項技藝者，在不脫= 非 之精神和範圍π，仍可作些許的更動盥 本發明 之保護範圍當視後附之中請專利範_界定者=本發明
0636-7327TWF;PALI-CI-0069-TWXX;Calvin.ptd 第15頁

Claims (1)

  1. 511193
    六、申請專利範圍 1 · 一種陣列型銲墊晶片，包括： 稷數銲墊，位於該晶片之上表面週邊，排列成至少四 排，包括一最内排銲墊、一次内排銲墊、一次外排銲墊以 及最外排銲墊，該最内排銲墊與該次内排銲墊係相對於 該曰^片之一側邊交錯排列，其中該最内排銲墊以及該次内 排銲墊只包括訊號墊，而該最外排銲墊以及該次外排銲墊 只包括電源墊以及接地墊； 複數訊號電路團，位於該晶片之該等銲墊内側，各該 訊號電路團係分別垂直對齊各該訊號墊；以及 一靜電防護電路環，位於該等訊號電路團與該最内排 銲墊之間。 ^ 2·如申請專利範圍第1項所述之陣列型銲墊晶片，其 中： 5亥次外排銲墊係相對於該晶片之該側邊垂直對齊該最 内排銲墊；且 該最外排銲墊係相對於該晶片之該侧邊垂直對齊該次 内排銲墊。 3 ·如申請專利範圍第1項所述之陣列型銲墊晶片，其 中該等訊號電路團之寬度係大體相等於該等銲墊間距
    (bonding pad pitch)之寬度。 4 ·如申請專利範圍第1項所述之陣列型銲墊晶片，其 中該等訊號電路團上方更包栝電源/接地電路環，用以提 供該等訊號電路團之電源。 5 ·如申請專利範圍第1項所述之陣列型銲墊晶片，其
    0636-7327TWF;PALI-CI-0069-TWXX;Calvin.ptd 第 16 買 511193
    —倒裝晶 片結構（F 1 i p 六、申請專利範圍 中該陣列型銲墊晶片係適用於 Chip Structure )。 ^如申請專利範圍第i項所述之陣列型銲墊晶片，兑 :该陣列型銲墊晶片係適用於—球格陣列（bga)封裝ς 構0 、 7. —種陣列形銲墊晶片的製造方法，包括下列步驟： 提供一基底’具有複數訊號電路團以及由電源/接地 電路構成之一靜電防護電路環（Electr〇_Static Discharge，ESD )，其中該等訊號電路團與該靜電防護電 路環之間係彼此相互絕緣隔離； 在該基底之部分上方依序形成複數導體層，其中該等 導體層之間具有絕緣層，使該等導體層彼此相互絕緣隔、 離； 在該荨導體層之部分上方形成複數銲墊，其中該等銲 墊排列成至少四排，包括一最内排銲墊、一次内排銲墊、 一次外排銲墊以及一最外排銲墊；以及 在該等絕緣層中形成複數貫孔（v i a )，使得該最外 排銲墊與該次外排銲墊經由該等導體層及該靜電防護電路 環而與該等訊號電路團上方之部分該等導體層電性連接並 形成一第一訊號線，且該次内排銲墊與該最内排銲墊分別 經由該等導體層而與該等訊號電路團電性連接並形成一第 二訊號線，其中該第一訊號線與該第二訊號線彼此相互絕 緣隔離。 8·如申睛專利範圍第7項所述之陣列形銲墊晶片的製
    第17頁 0636-7327TWF;PALI-CI-0069-TWXX;Calvin.ptd M1193 、申請專利範圍 造方法，其中： 之該侧邊垂直對齊該最 該次外排銲墊係相對於該晶片 内排銲墊；且 該最外排銲墊係相對於該晶片之該側邊垂直 内排銲墊。 ]θ減-人 、9·如申請專利範圍第7項所述之陣列形銲墊晶片的製 每方法’其中該等訊號電路團之寬度係大體相等於該等銲 墊間距（bonding pad Pitch)之寬度。 I 0·如申請專利範圍第7項所述之陣列形銲墊晶片的製 造方法，其中該等訊號電路團上方之部分該等導體層更包 括電源/接地電路環，用以提供該等訊號電路團之電源。 II ·如申請專利範圍第7項所述之陣列形銲墊晶片的製 造方法，其中該陣列型銲墊晶片係適用於一倒裝晶片結構 (Flip Chip Structure )。 1 2 ·如申凊專利範圍第γ項戶斤述之陣列形銲墊晶片的製 造方法，其中該陣列型銲墊晶片係適用於一球格陣列 (BGA )封裝結構。
TW090130915A 2001-12-13 2001-12-13 Inner circuit structure of array type bonding pad chip and its manufacturing method TW511193B (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW090130915A TW511193B (en) 2001-12-13 2001-12-13 Inner circuit structure of array type bonding pad chip and its manufacturing method
JP2002239715A JP3599108B2 (ja) 2001-12-13 2002-08-20 アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法
US10/434,788 US6759329B2 (en) 2001-12-13 2003-05-08 Internal circuit structure of semiconductor chip with array-type bonding pads and method of fabricating the same
US10/434,787 US6762507B2 (en) 2001-12-13 2003-05-08 Internal circuit structure of semiconductor chip with array-type bonding pads and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW090130915A TW511193B (en) 2001-12-13 2001-12-13 Inner circuit structure of array type bonding pad chip and its manufacturing method

Publications (1)

Publication Number Publication Date
TW511193B true TW511193B (en) 2002-11-21

Family

ID=27607969

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090130915A TW511193B (en) 2001-12-13 2001-12-13 Inner circuit structure of array type bonding pad chip and its manufacturing method

Country Status (3)

Country Link
US (2) US6759329B2 (zh)
JP (1) JP3599108B2 (zh)
TW (1) TW511193B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495940B (en) * 2001-07-20 2002-07-21 Via Tech Inc Method for forming a grid array packaged integrated circuit
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method
TW517362B (en) * 2002-01-10 2003-01-11 Advanced Semiconductor Eng Ball grid array package structure
TW533517B (en) * 2002-02-26 2003-05-21 Silicon Integrated Sys Corp Substrate for semiconductor package
US7552583B2 (en) * 2004-11-08 2009-06-30 Caterpillar Inc. Exhaust purification with on-board ammonia production
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
DE60336993D1 (de) * 2003-06-10 2011-06-16 St Microelectronics Srl Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
US7302756B2 (en) * 2003-06-30 2007-12-04 Intel Corporation Bond finger on via substrate, process of making same, package made thereby, and method of assembling same
JP2005093575A (ja) * 2003-09-16 2005-04-07 Nec Electronics Corp 半導体集積回路装置と配線レイアウト方法
TWI245390B (en) * 2003-11-27 2005-12-11 Via Tech Inc Circuit layout structure
JP4570868B2 (ja) * 2003-12-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置
US7612449B2 (en) * 2004-02-24 2009-11-03 Qualcomm Incorporated Optimized power delivery to high speed, high pin-count devices
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
US7737553B2 (en) * 2004-10-06 2010-06-15 Panasonic Corporation Semiconductor device
DE102005039940B4 (de) * 2005-08-24 2009-07-02 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Bondverbindung der Leistungshalbleiterbauelemente
US7335536B2 (en) * 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US7479680B2 (en) * 2005-11-30 2009-01-20 California Micro Devices Method and apparatus that provides differential connections with improved ESD protection and routing
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지
JP5160295B2 (ja) * 2008-04-30 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置及び検査方法
EP2901477A4 (en) * 2012-09-26 2016-07-06 Baysand Inc FLEXIBLE AND SPACE-SAVING INPUT / OUTPUT CIRCUIT FOR INTEGRATED CIRCUITS
JP2015088576A (ja) 2013-10-30 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20160000953A (ko) 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법
US12033903B1 (en) * 2021-12-09 2024-07-09 Amazon Technologies, Inc. High-density microbump and probe pad arrangement for semiconductor components
US12309921B2 (en) * 2022-01-03 2025-05-20 Mediatek Inc. Board-level pad pattern for multi-row QFN packages
US12400944B2 (en) 2022-01-03 2025-08-26 Mediatek Inc. Board-level pad pattern for multi-row QFN packages
US12532758B2 (en) 2022-01-03 2026-01-20 Mediatek Inc. Board-level pad pattern for multi-row QFN packages

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625522A (en) * 1994-08-29 1997-04-29 Cypress Semiconductor Corp. Apparatus for smart power supply ESD protection structure
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6410990B2 (en) * 1997-12-12 2002-06-25 Intel Corporation Integrated circuit device having C4 and wire bond connections
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
TW515054B (en) * 2001-06-13 2002-12-21 Via Tech Inc Flip chip pad arrangement on chip for reduction of impedance
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method

Also Published As

Publication number Publication date
US20040004278A1 (en) 2004-01-08
US20040004296A1 (en) 2004-01-08
JP3599108B2 (ja) 2004-12-08
JP2003197748A (ja) 2003-07-11
US6759329B2 (en) 2004-07-06
US6762507B2 (en) 2004-07-13

Similar Documents

Publication Publication Date Title
TW511193B (en) Inner circuit structure of array type bonding pad chip and its manufacturing method
US4021838A (en) Semiconductor integrated circuit devices
US8310034B2 (en) Semiconductor device
US7829997B2 (en) Interconnect for chip level power distribution
JP2014187410A (ja) 基板とこの基板の第１の面に搭載される集積回路ダイとの間の熱膨張差による応力を低減する方法
EP0863549B1 (en) Semiconductor device comprising a wiring substrate
CN100405593C (zh) 焊垫结构与半导体装置
TW202002202A (zh) 電子裝置及電路基板
US20120273972A1 (en) Semiconductor device
US6897555B1 (en) Integrated circuit package and method for a PBGA package having a multiplicity of staggered power ring segments for power connection to integrated circuit die
US6946747B1 (en) Semiconductor device and its manufacturing method
US6710448B2 (en) Bonding pad structure
US7501709B1 (en) BGA package with wiring schemes having reduced current loop paths to improve cross talk control and characteristic impedance
US6603199B1 (en) Integrated circuit package having die with staggered bond pads and die pad assignment methodology for assembly of staggered die in single-tier ebga packages
US6740965B2 (en) Flip-chip package substrate
JP7268728B2 (ja) 半導体装置
US6710459B2 (en) Flip-chip die for joining with a flip-chip substrate
KR100773097B1 (ko) 패드를 갖는 반도체 소자
US8120162B2 (en) Package with improved connection of a decoupling capacitor
US6743979B1 (en) Bonding pad isolation
JP3696706B2 (ja) 半導体装置の電源線構造
US12426280B2 (en) Semiconductor structure with increased number of stacked memory dies and method of manufacturing the same
JP2822996B2 (ja) 半導体装置
CN1231967C (zh) 阵列型焊垫芯片内部电路结构及其制造方法
US7939951B2 (en) Mounting substrate and electronic apparatus

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent