TW511335B - Integrated circuit - Google Patents

Description

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電源供體電路’㈣有關於具有藉由停止 电原知機（power down)之電路的積體電路。 的益^者；電話等之由電池供給電源至積體電路之機器 了二使積體電路之低消耗電力化的重要性增大。為 電路的消耗電流，而可考慮依據機器的動作ί 悲來^止對不使用的半導體元件的電源供給。 乍狀 榮7闰/6圖係習知積體電路内建⑽⑽型三態驅動電路。且 裳:=使用CMOS型三態驅動電路之輸出電路的一例。於 而^认’此動作係依據驅動控制信號EN及輸出資料信號]) r「/出信號Q輸出「H」、「L」、「Z」（高阻抗，以下' 2 」）。且全部的邏輯閘的電源為VDD。第8圖為對應於 弟7圖之輸出電路的真值表。 〜、 一又第9圖係在習知積體電路内用於變換信號之電壓振 中田$ CMOS型位準變換電路。此乃於積體電路與外部之輸出 2 k唬的電壓振幅較積體電路之内部信號的電壓振富大的 場口 ，用於變換此電壓振幅。減少積體電路之内部信糂的 電壓振幅係對於抑制積體電路的消耗電力是有效的，其習 去例有 HOT Chips 8-1 9 96 Symposium Record Page 1211· 所揭露的"Strong ARM Processor" ° 於第9圖中，信號DH及信號DL為互補輸入，而信號QH 及信號QL為互補輸出。且輸入至信號⑽及信號DL的「η」 電壓係較供給至位準變換電路之ρ通道電晶體ρι、ρ2的電 壓低。Ρ通道電晶體Ρ1及Ν通道電晶體N1的電路常數係 5ll335 五、發明說明（2) 通返電晶體N1成為導通狀態時，使信號QL的電位降至p通 道電晶體P2成為導通狀態的充份的位準。 ^同樣地’ p通道電晶體P32及N通道電晶體N2的電路常 數係於N通道電晶體N2成為導通狀態時，使信號帅的電位 降至通道電晶體P1成為導通狀態的充份的位準。

、 若輸入Η」於#號d Η ’且輸入「l」於信號D L，則N 通道，晶體Ν1成為導通狀態，而ν通道電晶體Ν2成為非、導 j =怨。，此，信號QL的電位下降，而Ρ通道電晶體Ρ2成 ^ L狀二進而拉上#號⑽的電位，以使p通道電晶體 P1，為非導通狀態。所以，信號QH成為「H」，而信號QL 迫 」。又信號QH及信號QL的電位差係等於位準變換 的^ Π通道電晶體之源極端子及N通道電晶體之源極端子 之雷ί #二：ί，可得到與信號DH及信號DL之電位差不同 之電位差的“號QH及信號QL。 之「二！ 7 ΐ係組合第6圖之⑽S型三態驅動電路及第9圖 除了驅動控制信二:3;;出電路的一例。此電路係 _ ¥0 M f A 輸貝料信號D的電壓振幅及輸出 :姻的電廢振幅不同外，與第7圖

作。又全部的邏輯閘的雷、1 h n ^ J 的電源為較DDL·低的内部用電源。 苐11圖係使用第7圖之辁ψ垂μ a认， 作係使驅動控制信細成為輸，電路的輸出入電路。其動 連接至輸出端子的= 成為「2」，藉以使 「L」，而將輸出信號二=出信號Q驅動成「H」或 的位準鉍化傳送至輸入信號EN。又

第6頁 511335 五、發明說明（3) 全部之邏輯閘的電源為VDD。 第12圖係使用第9圖之輸出電路的輸出入電路。除了 驅動控制信號EN和輸出資料信號D的電壓振幅及輸出^滎 的電壓振幅不同外，與第U圖之輸出入電路同樣地動^乍' 又全部的邏輯閘的電源為較DDL低的内部用電源。 第13圖係使用具有第U圖之輸出入電路之^積體電路所 構成之電腦系統的一例。於第13圖中，CPU及系統控制LSi 係共有記憶體及匯流排A，且CPU及系統控制LSI係使用第 11圖的輸出入電路系統。若藉由來自控制LSI的輸出電路 而令cpu及記憶體的資料傳送，則系統控制LSi的輸出電路 對匯流排A輸出「Z」，而CPU使用匯流排來施行與記憶體⑩ =資料傳送。另一方面，若藉由來自系統控制LSi的控制 信號B而禁止CPU及記憶體的資料傳送，則cpu的輸出電路 對匯流排A輸出「Z」，而系統控制LS !使用匯流排來施行… 與記憶體的資料傳送。 . 第13圖的電腦系統不必要操作cpu，而亦可僅系統控 ’ 制LSI及憶體〇動作的場合，若可停止對cpu的電源供給， 、 可大幅地減少消耗電力。但是，由於如習知CM〇s型三態驅 ' f電路用於CPU，故產生不能充份地減少消耗電力的問 題。此理由係參照第丨4圖來加以說明。第丨4圖係顯示第丨丨φ 圖及第12圖的P通道電晶體121，其源極端子及背閘極 (^ack gate)係共同連接至電源VDD，而汲極端子連接至匯 流排A之一條線。因此，若停止對cpu的電源供給（稱為電 源停機），則CMOS型三態驅動電路12〇之p通道電晶體121的’

511335 五、發明說明（4) " --- 源極端子及背閘極端子、汲極端子的電位下降。此時，系 統控制LSI係對記憶體輸出「η」信號至匯流排a時，如第、 1 4 =所不，電流朝順方向流至p通道電晶體丨2丨之汲極端子 與背閘極端子間的PN接面。此乃由於電源停機時切斷cpu 的電源而連接至此電源的源極端子成為「L」之故。藉 此，電荷係自系統控制LSI的輸出端子供給至CPU的電 子，而不能低消耗電力化。 “’ 且第15圖係例如日本特開平8 —3〇7238號公 隱型三態驅動電路，為了防止漏電電流的流入，= 即使電源切斷時亦可供給背閘電位至？通道電晶體。由第 可知’由於P通道電晶體之汲極端子及背閘端子間的 面不為順方向，而於電源停機模式，電荷不供哈至 通，電晶體的閘極端子，故於p通道電晶體形成通道，而 不Γ* =止對經由通道之CPU之電源端子的漏電。又造成每 一個輸出，動電路的元件數目增大的問題。 母 =於第1 3圖的電腦系統中’於不必要操作cpu而亦可 内：制⑶及憶體0動作的場合，若即使藉由停止僅對 Γ此Λ之電路的電源供'給，亦可大幅地減少消耗電力。 二，為了施行系統控制Ls ί與記憶體間的資料傳 ΐ路1 2 Γ之 道V曰的上，ΐ至第12圖之⑽s型三態驅動 、電日日體121的閘極端子，且「l 的雷厭、主 STL2的間極端子，而使⑽S型三態驅動電Ϊ _型？準成變為換電 + I換電路123、124之輸入對端子之cpu内部電

第8頁 511335 五、發明說明（5) 路的電源供給，故=將「Η」的電壓送至p通道電晶2彳 的閘極端子，而不忐防止對經由$ ^ t μ / 太壯 了、工田逋迢之電源端子的漏電。

又第16圖係日本特開平9 —647〗s铼八扭〜Λ t At b m ty b4 (18旒公報所揭露的CMOS 型三怨驅動電路么弟17圖係美或專利第4963 的CMOS型三態麟動電路，為了防μ #名一广 號所揭路 主 蔣古+ 馮了防止施加咼壓於輸出端子時 的漏電，而附加將同電壓送至ρ诵指雷曰鰣 贫雷日 、芏r通迢電晶體QP1或QP42的背 閘極且經由P通道電日日體QP2而门_ m认， 電壓施加來使P通道電晶體QP1式 胚或以42的閘極電壓上異的雷 路。於輸出端子與主緩衝器之p诵搶雪曰 閘極端子之間附加P通道電晶體〇 〇 BB _或QP42的的 電源停機時亦將電荷供s的電路係即使於 QP42的的閘極端子，“ 通這電晶體州或 衝哭之P诵i酋雷曰鲈為了自輸出端子而經由附加的緩 衝抑之P通通電曰曰體qP2 _41 通道電晶體QP1或QP42的& ^ 。兔仃供、Ό至綾衝器之？ 且於輸出端子的電懕各、τ曰屋生牯間延遲， 度地流過的問題。心、也上昇的場合，造成漏電電流過 本發明之目的係1 其藉由無於電源俾德二了解決上述問題而提供積體電路， 源供給。 1式的漏電電流，而可有效地停止電 依據本發明之由 括：第一電源端子甲靖專利範圍第1項的積體電路，包 子，用以施加第二i用以施t第一定電位；第二電源端 源停機的第三定曹定電位，第三電源端子，用以施加可電 體，源極端子及哚位，輸出端子；第一導電型M0S電晶 牙閘極端子電性分離，且上述源極端子連 五、發明說明（6) 接於上述第三電源端子， 電源端子，同時沒極端子連接= =連接於上述第二 型_電晶體，沒極端子連接^上迷輸出端子；第二導電 子及源極端連接於上述第、34輸出端子’背閘極端 連接於上述第二電源端子及電位差檢測裝置， 電位差；以及問極電位控制心端子’而檢測其 裳置，且藉由其輸出而控制：j第連=上述電位差檢測 閘極端子的電位。 制上述第一導電型M〇S電晶體之 Η描^ 本發明之申請專利範圍第2項的積體電路，上辻 閘極電位控制裝置係藉由上 檟^罨路上述

-^ ； ,MOS t , ^ ^ ^'J 括.第、it明之申請專利範圍第3項的積體電路，包 ΐ:用；:；rr:r施加第一定電位；第二電源端 :停:的第三定電位，電=電 子連接於上述第二電源端子日日，且 連接於上述輸出端子’㈣極端子及源極曰曰端體接 〇s型位準變換電路，變換上述電位差檢之二 ::第而ίί至上述第一導電型M〇S電晶體的開極端子及 上述第二¥電型M〇S電晶體的閘極端子中至少一者。及 依據本發明之申請專利範圍第4項的積體電路，上述 511335 五、發明說明（7) CMOS型位準變換電 麵~一 源端子與第三電源端；:檢測裝置於上述第二電 述第二電源端子之電位相的場合，輪出與上

電晶體的閘極端子，且輪出與上 ^第-導電型M0S 同的電位至上述第二導 ^ 電源端子之電位相 依據本發明之申枝J；，電晶體的閘極端子。 c順型位準變•電路2利；圍，的積體電4，上述 輸入端子；第一輪出端子·第二二=輪入端子；第二資料 輸入端子；第二模式控制輪入j ί子；第一模式控制 M0S電晶體，源極端子連 ，-弟一的第一導電型 端子連接於上述第一輪出端子，’且一電源端子，而汲極 接於上述第二電源端子， υύ冤阳體，源極端子連 端子，且閘極端子連接於端子連接於上述第一輸出 導電型M0S電晶體，源極端子連二輸出端子；第三的第一 而汲極端子連接於上述第二;述第二電源端子， 上述第一輸出端子；第一 ，且閘極端子連接於 端子連接於上述第一輸出電晶體’汲極 一模式控制輸入端子；第二 =極知子連接於上述第 極端子連接於上述第一電=一=電型咖電晶體，源 第一的第二導電型Μ 〇 s電’而沒極端子連接於上述 接於上述第—資料冑Λ 且閉極端子連 於上述第二輸源端子’而汲極端子連接 輸出知子，且閘極端子連接於上述第二模式控 $ 11頁 U35 五、發明說明（8) 入端子；以及第四的第二導電型M0S電晶體，源極端 ，接於上述第一電源端子，而汲極端子連接於上述第三 $第了導電型MOS電晶體的汲極端子，且閘極端子連接於一 述Ϊ第t資料輸入端子；上述第一模式控制輸入端子及上 一杈式控制輸入端子係連接於上述電位差檢測裝置， ^述第一輸出端子係連接於上述第一導電型M〇s電晶體 啊閘極端子。 依據本發明之申請專利範圍第6項的積體電路，包 .第一電源端子，用以施加第一定電位；第二電源端 極端:^ ί 二定電位；GM°S型三態驅動電路’具有源 ίΐ ^第―導電型M〇S電晶體以及沒極端子連接於上 =導電晶體的沒極端子，且源極端 第二導電侧電晶體；開關裝置， 麵s電晶體之原極切端第二電源端子與上述第一導電 述第-導電型職電曰體^門f極電位控制裝置，控制上 制袭置，控制上述開：裝置= 中上述積體電路係分割成包括以=位；制裝置；其 方塊及包括有上述電源控制裝置的第、二：ί :第一 電源控制裝置而於上述黛一士f的第一方塊，且糟由上述 述開關裝置切斷上述第二 塊為電源停機的場合，使上

電晶體的源極端子間，二，源端子與上述第一導電型MOS 導電型MOS電晶體迷閘極電位控制裝置使上述第 體之閘閘極端子的電位等於上述第二電源

^ 丄 1 J J J 五、發明說明（9) 端子的電位。 依據本發明之申嗜直 電路，用以變換传：二專，圍第7項的圓型位準變換 路周包括：第一電；電位，且上述讓型位準變換電 源端子，用以施力n用以施加第-定電^第二電 資料輸入端子；第-資料輸入端子；第二 控制輸入端子；第二二：於弟二輸出端子；第-模式 型MOS電晶體，源極制輸入端子，第一的第一導電 極端子連接於上述;接於上述第二電源端子，而汲 第-模式控制輸第出端：第且=端子連接於上述 源極端子連接於上述第二-導電侧電晶體， 第三的第=型二閉電極曰端/連接於上… 端子:上；第：；出端…閘極 晶體，汲極端早、查拉輪 第一的第二導電型_電 接於上述第一模,批=上述第一輸出端子，且閘極端子連 電晶體，#極端輸入端+ ’第二的第二導電型廳 連接於上：ΐ π上述第一電源端子，而沒極端子 閑極端子導電侧電晶體的源極端子，且 型M〇S電曰曰體Τ第—資料輸入端子；第三的第二導電 極端子連接^原=端子連接於上述第-電源端子，而汲 第二模式押制，5一輸出端子’且閘極端子連接於上述 極知子連接於上述第一電源端子，而波極端子連接 第13頁 MI335 五、發明說明（ίο) 於上述第二輸出端子， 料輸 入端子。 3極知子連接於上述第 依據本發明之申請專利範 電路，施加於上述第—次 第項的CMOS型位準變換 端子之信號的電位係輿^ =入端子與上述第二資料輸入 端子的電位差不同，且 ^ 一電源端子與上述第二電源 與上述第二模式控制 σ ^上，第一模式控制輸入端子 電源端子與上述第_ 之信號的電位係與上述第一 【發明的實施例】—電源、子的電位差相同。 第一實施例 施例體ΐ = 明本發明。第1圖係依據第-實 制電路3、記：:4方二中，、匯流排控 置於晶片1。CPU2、r冷、幵關電路5及連接墊（pad)6係配 互相施行資料傳逆用制電路3及記憶體4係連接於 的位址信號8Q r料匯流排7。自⑽2所輸出 n r ，而1匯流排控制電路3輸出存取結束信號 ；L許了 4號12及CPU重置信號13至CPU2。且自匯 控制電路3輪出位址信號14、讀取閃控信號15及寫入 閃控信號16至記憶體4。 \ 且自匯流排控制電路3輸出電源控制切斷信號1 7至電 ί = 自電源開關㈣ 又自晶片1的外部供給電源1 9及接地電源2 0至連接墊 511335 五、發明說明（11) 6、CPU2、匯流排控制電路3、 電源18及19係供給正的電壓至=2電源開關電路5。 時為相同的電壓。 至接地電源20，且於通常動作 再者，匯流排控制電路3係輸出夕^ ^ ^ ^ ^ ^ ^ 外部讀取閃控信號22及外邻宫A⑭户 匯抓排21 ό 寫閃控信號23至連接墊6。 自連接墊6輸出電源停機要电 匯流排控制電路3。 求仏號24及外部資料信號25至 认山第2山圖係用於與内部資料匯流排7連接之CPU2的⑶08型 =入端子電路。於第2目t，CM〇s型輸出入端子電路係 ^ · NAND電路ND2，連接於電源18及19 ; NAND電路ND1， 輸入輸出致能信號40及輸出資料信號41 ; p通道電晶體 26 ’閘極連接於NAND電路ND1，而源極端子連接於電源 18，且背閘極連接於電源19 ; N〇R電路NRi，輸入nand電路 ND2的輸出，且經由反相電路Ιγι輸入輸出致能信號4〇，同 時輸入輸出貪料信號41 ; N通道電晶體27，閘極連接於Ν〇β 電，NR1 \而汲極端子連接於p通道電晶體“的汲極端子， 且f間極端子及源極端子連接於接地電源2〇 ;以及CM〇s型 三態驅動電路28，由p通道電晶體26 通道電晶體27所構 成。CMOS型二恶驅動電路28的輸出資料係輸出至内部資料 匯流排7 ’同時經由反相電路IV3而成為對⑶⑽的輸入資 料。且NOR電路NR1、反相電路]^^及丨以的電源為18，而 NAND電路ND1及ND2及反相電路iV2的電源為19。 以下’分成通常動作模式、電源停機模式及自電源停 機模式的復原動作’而說明此第一實施例的動作。

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511335 、發明説明（12) (1 )於通常動作模式的動作： 首先，f明關於通常動作模式。第1圖的CPU2係藉由 CPU重置信號13而開始資料處理。此時，匯流排控 輸出「佔1許可」（例如「H」的電壓）至匯流排許可信 12。於匯流排許可信號12佔有許可時，cpu2具有内部』料 匯流排^佔W，且於佔冑禁止日寺，匯流排控制電路3具 有内部貝料匯流排7的佔有權。cpu2輪出程式的前頭位址 至位址8，且同時地輸*「讀取」（例如「h」的 取寫入信號9，並輸出「要求（ ^ # ^ 要求信號10。 」⑺如H」的電壓）至存取 藉由「要求」輸出至存取要求信號1〇， 電路3檢測來自CPU2的存取要求產± 排控: 而判斷存取對象的位址是否表Π片Γ: 的圯k體4。解碼結果，若位址8表 邻 (控例制如電「Γ輸出位址8至位址U，同時輪^讀取貝要匯求流排 (例如H」的電壓）至讀取閃控信號邝。 求」 化，而僅說明位址8表示記憶體4的合動、為曰了間略 除了表示記憶體4外，Φ有表示連接於晶動:：位址8 體或匯流排控制電路3内的暫存器。、Η 。卩的s己憶 記憶體4係檢測「讀取要求」輪 ^而輸出對應於位址14的資料至 '取二控信號 =排控制電路3係於來自記憶體4的 浐出排7。匯 二排7時，輸i「結束」（例如「H」、::壓出^部資料匯 號η ’且輸出「讀取非要求」（例二取結束信 L」的電壓）至讀取 511335

閃控fg號1 5。CPU2係檢測「讀取結束」 號11，而由内部資料匯流排7讀取程式 如上述，CPU2依序讀取程式，而執行。 來自記憶體4的資料，則與程式同樣地 取資料。 輪出至存取結束信 進而開始處理。 若由程式指定讀取 由内部匯流排7讀 於才曰疋寫入的場合，C p u 2係輸出資料沾乂 8 ’而使用第2 B的CM0S型輸出入端子電來=位址 部資料匯流排7，i同時地輸出「寫入」（：：出[寫入於内 壓）至項取寫入信號9，且輸出「要」、： 壓）至存取要求信號1〇。 」、例如H」的電 精由輸出「要求」至存取要求信號丨〇， 立址8解碼’而判斷存取對象的位址是否表*晶片内 L：从5己憶體4。解碼結果，若位址8表示記憶體4，則匯流 卫制電路3輸出位址8至位址1 4，同時輸出「寫入要求」 (「〇如Η」的電壓）至寫入閃控信號1 6。記憶體4係檢測 寫入要求」輸出至寫入閃控信號，而將由内部資料匯 =排7所輪入的資料寫入至對應於位址14的記憶元件、。匯 流排控制電路3係於結束對記憶體4之記憶元件的資料寫入 時’輸出「結束」（例如「Η」的電壓）至存取結束信號 丄且輸出「寫入非要求」（例如「L」的電壓）至寫入閃 控號16。CPU2係藉由輸出「結束」至存取結束信號η， 而檢測使用内部資料匯流排7之次一資料傳送成為可能 者0 511335 五、發明說明（14) ~ ^^ 麵 其次，說明匯流排控制電路3具有匯流排佔有權之場 合的動作。於匯流排控制電路3輸出「佔有禁止」（例如 「L」的電壓）至匯流排許可信號丨2時，cpU2具有内部資料 匯流排7的佔有權，而匯流排控制電路3自發地使用内部資 料匯流排7，進而不傳送資料。 、 匯流排控制電路3為了得到内部資料匯流排7的佔有 權二而輸出「佔有禁止」（例> rL」的電壓）至匯流排許 可信號12 °若輸出「佔有禁止」纟匯流排許可信號12，則 CM2係藉由輸出致能信號40成為「L」，而使輸出成為 Z」，進而開放内部資料匯流排7，日Pn成朴丄丄η ΤΛ 只1丁^/爪辨/，且即使藉由在〇?1)2執 行中的欠程式而指定記憶體4的讀取及寫入的場合，亦驅動 内部為料匯流排7，不輸出存取要11 Π γ 4 Λ朴 山廿取罟承仏唬1 0至匯流排控制 電路3。精由此等動作’而使匯流排控制電㈣使 料匯流排7，而可施行資料傳送。 又若匯，排控制電路3使用内部資料匯流排7，而由記 憶體4施行讀取，則匯流排控制電路3輸出位址 4，同時輸出「讀取要求」（例如「Η °己隱體 信號15。記憶體4係檢測「讀取要电 ^ b Π ^ 貝％受水」輸出至讀取 號1 5 ’而將由對應於位址1 4的記恤开彼私^ α u 70件所記憶的資料給屮 至内部資料匯流排7。匯流排控制電路3係由内部資= 排7讀取資料’而寫入至匯流排控制電路3 哭，且= 出「讀取非要求」（例如「L」的雷厭、s # 且輸 15。 刃冤壓）至讀取閃控信號 於對記憶體4施行寫入的場合， W σ 匯流排控制電路3係輸

第18頁 五、發明說明（15) 出位址14至記憶體4 ’而輪出匯流 的資料，同時輸出「寫入要炎 工制電路3内之暫存器 入閃控信號16。記憶體4係檢測「^^要\」的電壓）至寫 閃控信號16，而將由内部資 .、、、要未」輪出至寫入 至對應於位址1 4的纪惰元杜丨1排7所輸入的資料寫入 對記憶體4之記制電路3係於結束 11插斷，而‘輸出「寫入非要1、 ^ °午可存取結束信號 入閃控信號1 6。 ’」（例如「L」的電壓）至寫 (2)於電源停機模式的動作： 轉移至電源停機模式总# 機要求」（例如「H」的電壓）曰$耕广連^塾6輸出「電源停 停機要求信號24而開始。s ^淮机排控制電路3之電源 「電源停機要求」至電源係檢糧 此 / μ · r 了 機要來#就24，而輪出「切 制雷Η 2 1壓)至對電源開關電路5的電源切斷控 唬17。電源開關電路5係藉由輪出「 切 斷控制信號1 7而切斷電泝彳s。朴邮中1 見资 入端子電路如以上：：原18右切斷電源18，CPU2的輸出 若切斷電源18，則第2圖的NAND電路ND2輸出「H」（電 源19的電壓）至電源停機控制線3〇。產生此信號之反相信 號的反相電路IV2係輸出電源停機控制線3〇的反相信號至 電源停機控制線31。電源停機控制線3〇、31係連接fNAND 電路ND1、NOR電路NR1，且若電源停機控制線3〇、31如上 ^動作’則NAND電路ND1與輸出致能信號4〇及輸出資料信 號41的電壓無關，而NAND電路ΝΜ的輸出32成為「η」，且 第19頁 511335 五、發明說明（16) NOR電路NR1的輸出33成為「乙」。 「H t SP通道電晶體26係藉由其閘極及背閘極伴持於 ^」，源19的電壓）而成為非導通狀態 Ϊ Λ2 ?其源極、背間極及開極保持於「L」U ί ^ ^ k狀L。亦即，輸出入端子電路的輪屮孫 5制電路3將内部資料匯流排7驅動成 、排 者的電壓位準的場合，亦可防止由輸出 中之一 他的輪出入端子電流 ^為、同之其 供給至電源18者。 刃冤机、、，二由P通遏電晶體26而 CPU2係藉由輸出入端子電路 官部狀態來輪出「ζ」至内邻資粗ffi 而不依據CpU2的 輸出入端子電路以外夕e 枓机排7。切斷CPD2之對 部的電力消： = 的，源18，而可抑制在CPU内 匯流排控制電路3俜盥韵^入叙^你子電路之微少的漏電電流。 讀取·寫ST 常模式同樣地對記憶體4施行 (3)自電源停機模式的回復動作·· 停機非要求」(機:如式「:了 由自連接塾6輸出「電源 ，源停機要求信號24而開始。匯流排對控匯=控制電路3之 出電源停機非要求」至電源 = 3係檢測輸 「非切斷」（例如「 的雷ru s要衣尨嬈24，而輸出 =控制信號17。電源開關Ϊ路電路5的電源 至電源切斷控制信號17 9 =非切斷」 电你18。由於在電源停機模 第20頁 511335 五、發明說明（17) 式不保持CPU2内的狀態，故匯流排控制電路3係輸出cpu重 置信號13至CPU2，同時輸出「佔有許可」至匯流排許可作 號If。CPU2係藉由CPU重置信號丨3及電源18的供給而由電。 源作機模式回復至通4動作模式，進而開目台資料處理。 如此，藉由具備有使依據本發明2CM〇s型三態驅動電 路電源停機的積體電路，而於電源停機模式，使CM〇s型三 態驅動電路之對匯流排的輸出成為「Z」。亦即可電性地一 成為開放狀態。因此，不被電源停機的電路元件不消耗多 餘的電力而施行使用匯流排的資料傳送。 第二實施例 第3圖係依據第二實施例之積體電路的方塊圖。此積 體電路的基本動作係與第1圖相同，但是cp(J2a之内部電路 的動作較其他電路低。參照第3'圖，la為晶片。Cpu2a、匯 流排控制電路3a、記憶體4a、電源開關電路5&及連接墊 (pad)6a係配置於晶片la eCPU2a、匯流排控制電路仏及記 憶體4a係連接於互相施行資料傳送用的内部資料匯流排 7 a。自CPU2a所輸出的位址信號仏、讀寫信號肫及存取要 ^化號10a係連接於匯流排控制電路3a，而自匯流排控制 =路3a輸出存取結東信號lla、匯流排許可信號心及⑽ 2信號⑴至CPU2a。且自匯流排控制電路3a輸出位址信 ' §買取閃控信號15a及寫入閃控信號旧至記憶體 4a 〇 ^ 且自匯〃IL排控制電路3a輪出電源控制切斷信號1 7a至 電源開關電路5a。自電源開關電路5&輸出電源停機時所切

五、發明說明（18) 斷的電源18a至CPU2a。 又自晶片la的外部供給雷％c；f| 至連接墊6a、CPU2a、匯流排控制電路/及接地電源20a 源開關電路5a。電源50a及l9a俜#认τ &，思體“及電 接地電源20a間的電盧低。 a間的電屋係較電源Ha及 再者，匯流排控制電路3a.、輸出外部位 Λ取號22a及外部寫入_ Λ f轉機要求信號24a及外部資 料4遽2 5 a至匯流排控制電路3 a ό 炎評Π ’第-4圖係檢測電源之切斷的電位差檢測電路。 模：第4圖，精由使電阻52成為適當的值 ΪΪ制，二電。⑷時，分別輸出「L」及「《」至電源停 測電㈣。」 停機控制線3G、31，而可檢 入娘^ f5圖係包括有CM0S型位準變換電路之CPU2a的輸出 入於路。此輸出入端子電路係包括：NAND電路65，輸 =輸=致能信號63及資料信號64 ;“的型位準變換電路 3入其輸出及反相電路66所反相的輸出；p通道電晶 極迪2閘極連接於CM〇S型位準變換電路70的輸出QH，而源 _及背閘極連接於電源l9a ; N0R電路68，經由反相電 位it =入輸出致能信號63，同時輸入資料信號64 ;CM0S型 〆、_、換電路80，輸入其輸出及反相電路69所反相的輸 511335 五、發明說明（19) 出，· N通道電晶體62，閛極連接於CMOS型位準變換電路 80，而汲極端子連接於P通道電晶體61的汲極端子，且背 閘極端子及源極端子連接於接地電源2〇a ·以及型三 ^驅動電路60，由P通道電晶體61及^通道電晶體62所構· Ϊ二i〇S型三態驅動電路28的輸出資料係輸出至内部資料 料:，同時經由反相電路90而成為對CPU2的輸入資 又CMOS型位準變換電路7〇 8 子85，用以連接於接地電源2。 “= ·第-電源 接於電源19a ·楚一吹上丨认a，弟一電源子86，用以連 77;第—資料輸出—端V^4端子76 二資料輸入端子 式控制輸入端子78 · ^ 資料輸出端子75 ;第一模 道電晶體，源極端f 式控制輪入端子79 ;第-P通 接於第-輸出端 =於第二電源86 ’❿汲極端子連 入端子-;第二J道，電^ 源86 ’而汲極端子連接於2 ’源極端子連接於第二電 連於第二輸出 ；第輸出端子74，且閘極端子$ 垃#埜 ^子75 ;第三P通道電曰轳79 蚀嗎千連 接於第二電源86，而、、及搞# ^ L罨日日體73，源極端子連 閘極端子連連於 钛子連接於第二輸出端子75,且 源極端子連接第-Ν通道電晶體81且 制輪入端子78 ;〗 ，而閘極端子連連於第一 接於第-電源85，而、、及楛：ι通道電曰日體82 ’源極端子連 ΐϊ: 1且閑極端子連連ΪΠΓ:道電晶體81的源 通道電晶體8 3， 遷於第一負料輸入端子76 · m n 原極端子連接於第一電源85，二，第二N -〜^电你85，而 '及極端子 第23頁 511335 五、發明說明（20) 連接於第二輸出端子75，且閘極端子連連於第二模式控制 輸入端子79 ;第四n通道電晶體84，源極端子連接於第一 電源85，而沒極端子連接於第二輸出端子75，且閘極端子 連連於第二資料輸入端子77。 其次’說明此第二實施例的動作。 於通常動作模式，電位差檢測電路3 5係分別輸出 「L」及「H」至電源停機控制線3〇及31。藉此，使第三N 通道電晶體83及第一p通道電晶體71成為非導通狀態，而 第一N通道電晶體81成為導通狀態。亦即，成為與第9圖同 樣的CMOS型位準變換電路，而施行通常的位準變換。 另方面於電源停機模式，電位差檢測電路3 5係分 輸出「H」丨「L」至電源停機控制線3〇及31。藉此，使 ϊ二mf83及㈠通道電晶體71及72成為導通狀 ,hV们也^位準變換電路8〇的輸出端子帅被固定成 Η」。同樣地，CM0S型位準變換電路 固定成「L」，而CMOS型：離子^ , 及N通道電晶體62係與致：=6動3】路6〇豆P通道電晶體61 為非導通狀態，進而輪及貧料信號64無關而成 如上述，藉由具備有使C^OS型位準 的積體電路，而於電源停機爐蔓換電路電源伶 路之匯流排的輸出成為「z 、， 對CMOS型三態驅動電 因此，不被電源停機的電路」〜，杜而成為電性地開放狀態。/ 使用匯流排的資料傳送。几不/肖耗多餘的電力而施打 【發明效果】

第24頁 511335 、發明說明（21) 源停=ί述的說明，依據本發明的積體電路，可得到於 減低.果式可有效果地切斷電源供給，且於通常模式^電 闻在内部電路的電力消耗的積體電路。 Τ可 【圖f簡單說明】 圖 圖。第1圖係依據本發明之第一實施例之積體電路的方塊 子電^2。圖係依據本發明之第一實*例的⑽s型輸出入端 第3圖係依據本發明之第二實施例之積體電路的方塊 發明之第二施例的電位差檢測電路 圖係依據本發日月之第二實施例的輸出人端子電 第6圖係習知CMOS型三態驅動電路的電路圖。 路 圖係習知輸出電路的電路圖。 第8圖係對應於習知輸出電路的真值表。 第9圖係羽習知CMOS型位準變換^路。。 =10圖係使用第9圖之CM0S型位 榼 嘗路的電路圖。 k換電路的習知出 =11圖係使用第7圖之習知輪出電 路圖。 之輪出入電路的 第^圖係使用第10圖之習知之 電路的電路圖。 ’、他輪出電路之輸出入 第13圖係習知電腦系統圖。 511335 五、發明說明（22) ' '^------ 第14圖係由習知CMOS型三態驅動電路的輪出端子胃p 通道電晶體之電源停機時的電流流入路徑的說明_。 第15圖係習知日本特開平8-307238號公報所揭露的 CMOS型三態驅動電路。 第16圖係習知日本特開平9 - 647 1 8號公報所揭露的 CMOS型三態驅動電路。 第17圖係習知美國4963 766號公報所揭露的CMOS型三 態驅動電路。 【符號說明】 18〜電源；1 9〜電源；20〜接地電源；18a〜電源；19a〜 電源；20a〜接地電源；26〜P通道電晶體；27〜N通道電晶 體；32〜輸出；33〜輸出；40〜輸出致能信號；41〜輸出資料 信號；54〜CMOS型位準變換電路；55〜N通道電晶體；56〜P 通道電晶體；5 7〜N通道電晶體；5 8〜P通道電晶體； 59〜CMOS型位準變換電路；6〇〜CM〇S型三態驅動電路；61〜p 通道電晶體；62〜N通道電晶體；63〜致能信號；64〜資料信 號；ND1〜NAND電路；ND2〜NAND電路；NR卜NOR電路； NR2N0R電路；QH〜輪出；QL〜輸出。

第26頁

Claims (1)

1. /、、申請專利範圍 1 · 一種積體電路，包括·· 3 一電源端子’用以施加第-定電位； 箆一電源鳊子，用以施加第二定電位； f f電源端子，用以施加可電源停機的第三定電位； 輸出端子； 分離源極端子及背間極端子電性 G端ίϊ;源極端f連接於上述第三電源端子，而上述 上述輸出端子於上述第二電源端子，同時汲極端子連接於 第一導電型MOS雷曰赫 _ 子，背閘極端子及源極曰曰—’技1端子連接於上述輸出端 電位差檢測裝置，連接 +電源知子； 三電源端+，而檢測其十；f二電源端子及上述第 閉極電位控制裝置， 藉由其輸出而控制上述第一雷^電位差檢测裝置，且 的電位。 ¥電侧s電晶體之閘極端子 2·如申清專利範圍第 閘極電位控制裝置係藉由上^^的積體電路’其中上述 上述3第一導電型_電晶體之閘極端子則裝置的輪出而控制 ^ —種積體電路，包括：Ί位鳊子的電位。 第—電源端子，用 第二電源端子，定電位； 第三電源媳i用M鉍加第二定電位； 輸出端子； 電'原停機的苐=定電位· 511335 六、申請專利範圍 於上述第：J 子電，且體極源端T子及背閘極端子連接 第二導電獅s電晶體=端/端連/查於上述輪出端子； 二電源$ +，而檢測其電位差-電源端子及上述第 *的位準I::i ΐ::第：,電位差檢測裝置之輸 子及上逑第二導電型M0 的門電晶體的閘極端 4.如申請專利範圍第】二f極端子中至少-者。 譲型位準變換電路係於上述斤二積^ 三電源端子之間檢===上；:：電 述第一電源端子之電位相同的電位δ ，輸出與上 電晶體的閘極端子，輪 述苐一導電型MOS 同的電位至上述第：導電：職上電？體 5·如申請專利範圍第4項所述的積=端子。 CMOS型位準變換電路包括·· 積體電路，其中上述 第一資料輸入端子； 第一資料輸入端子； 第一輸出端子； 第二輸出端子； 第一模式控制輪入端子； 第一模式控制輸入端子； 第一的第一導電型M〇s電 / 原極端子連接於上述 第28頁 /、、申請專利範圍 =二電源端子，而汲極端子連接於上述 甲]極端子連接於上述第二輸出端子； 輪出端子，且 莖一 ί二的第一導電型M0S電晶體，源極端^ 一電源端子，而汲極端子連接於上 連接於上述 閘極端子連接於上述第二輪出端子；迷第一輪出端子，且 第二的第一導電型M0S電晶體 第二電源端子，而汲極端子連接於上Λ过/ 子連接於上述 閘極端子連接於上述第一輪出端子；“第二輪出端子，且 第一的第二導電型M0S電晶體 第一輸出端子，且閘極端子連接於上°、子連接於上述 端子； 迷弟一模式控制輸入 第二的第二導電型MOS電晶體，源 第一電源端子，而汲極端子連接於上子連接於上述 m〇s電晶體的源極端子，且閘極端子連拉—的第二導電型 輸入端子； 得於上述第一資料 第二的第二導電型M〇s電晶體， 第一電源端子，而沒極端子連接於上/原过ft端子連接於上述 閘極端子連接於上述第二模式控㈣輪出#子，且 第四的第二導電型M0S電晶體，^子’以及 第一電源端子，而汲極端子連接於上'述°端子連接於上述 MOS電晶體的汲極端子，且 '技二的第一導電型 輸入端子； 知子連接於上述第二資料 山上述第一模式控制輸入端子及上述 端子係連接於上述電位差檢测麥 一杈式控制輸入 上述第一輸出端子 511335 六、申請專利範圍 係連接於上述第一導電型M〇s電晶 6 · —種積體電路，包括·· -的閘極端子 第-電源端子，用以施加第 第二電源端子，用以施加第二定：位： CMOS型三態驅動電路，具有源姓位’ 性地分離且背閘極連接於上述二、“缒子和背閘極端子電 MOS電晶體以及汲極端子連接於上^電綠端子的第一導電型 的汲極端子，且源極端子連接於上一導電型MOS電晶體 導電型MOS電晶體； 、现苐一電源端子的第二 開關裝置，用以電性地連 與上述第一導電型M0S電晶體之源5極刀斷^述第二電源端子 閘極電位控制裝置，控制上述子間； 之閘極端子的電位；以及 一導電型MOS電晶體 電源控制裝置，控制上述 制裝置； 關裝置與上述閘極電位控 2士述積體電路係分割成包括 的弟方塊及包括有上述電源控制梦 述一悲驅動電路 由上述電源控制裝置而於上述第—if的第二方塊，且藉 合，使上述開關裝置切斷上述第二^為電源停機的場 電型MOS電晶體的源極端子間’而—電源端子與上述第一導 :上述第導電型_電晶體之閑閑極制裝置 第二電源端子的電位。 知子的電位4於上述 7· —種CMOS型位準變換電路， 位，且上述CMOS型位準變換電路周=^換^號振幅電 第30頁 /、、申請專利範圍 定電位 定電位 第=電源端子，用以施加第-第一，源端子，用以施加第_ 第一資料輸入端子； 第二資料輪入端子； 第一輸出端子； 第二輸出端子； ^ =模式控制輪人端子； f二模式控制輸入端子； 、源、極端子連接於上述 第 =一的第一導電型M0S電晶體 門：ΐ源端子，而汲極端子連接於上述極‘ ’ t子連接於上述第-模式控制輪ί端：輪出端子，J 苐—的第一導電型MOS電晶體，源 ， =—電源端子，而汲極端子連接於上'^子連接於上述 甲1極，子連接於上述第二輸出端子；a弟一輸出端子，至 第三的第一導電型M〇s電晶體， 第二電源端子，而汲極端子連接於上，、知子連接於上述 閘極，子連接於上述第一輪出端子；a弟二輸出端子，且 第一的第二導電型M〇S電晶體， 第-輸出端子，且間極端子連接於上：端子 端子； 迷4 一模式控制輸入 第二的第二導電型MOS電晶體，泝 第一電源端子，而汲極端子連接於上'子連接於上述 m〇s電晶體的源極端子，且閑極端μ二導電型 輸入端子； 於上述第一資料 511335 六、申請專利範圍 ，三的第二導電型m〇s電晶體， ^電源端子，而汲極端子端子連接於上述 閉極„上述第二模；==;輪出端子，且 第四的第二導電型M0S電晶 ^子，以及 第一電源端子，而汲極端子連接於上'诚座^端子連接於上述 閘極端子連接於上述第二資料輸入端^弟—輪出端子，且 =中請專利範圍第7項“的_型 =其中施加於上述第—資料輸位準k換電 源端子的電位差不同，卓一電源端子與上述第二電 子與上述第二•式控制輸。:上3 -模式控制輪入端 -電源端子與上述第4=2號的電位係與上述第 电原、子的電位差相同。 不 第32頁