JPH0683052B2 - ３ステ−ト回路 - Google Patents
３ステ−ト回路Info
- Publication number
- JPH0683052B2 JPH0683052B2 JP61080782A JP8078286A JPH0683052B2 JP H0683052 B2 JPH0683052 B2 JP H0683052B2 JP 61080782 A JP61080782 A JP 61080782A JP 8078286 A JP8078286 A JP 8078286A JP H0683052 B2 JPH0683052 B2 JP H0683052B2
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- JP
- Japan
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- transistor
- gate
- input terminal
- source
- terminal
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補型MOSトランジスタ（以下CMOSトランジ
スタとする）を用いた３ステート回路に関する。
スタとする）を用いた３ステート回路に関する。
第３図及び第４図に従来の３ステート回路の回路構成を
示す。
示す。
DATA信号が２入力NAND回路のゲートに接続されその２入
力NAND回路の出力が出力CMOS反転回路（以下出力インバ
ータとする）のＰ型MOSトランジスタのゲートに、ま
た、２入力NOR回路の出力が同出力インバータのＮ型MOS
トランジスタのゲートに接続されている。
力NAND回路の出力が出力CMOS反転回路（以下出力インバ
ータとする）のＰ型MOSトランジスタのゲートに、ま
た、２入力NOR回路の出力が同出力インバータのＮ型MOS
トランジスタのゲートに接続されている。
また、２入力NAND回路のもう一方のゲートは、出力制御
信号として２入力NAND回路のゲートには、アウトプット
イネーブル信号（以下OE信号とする）が接続され、２入
力NOR回路のゲートには、その反転信号▲▼が接続
されている。
信号として２入力NAND回路のゲートには、アウトプット
イネーブル信号（以下OE信号とする）が接続され、２入
力NOR回路のゲートには、その反転信号▲▼が接続
されている。
従来、３ステート回路は、出力インバータ及びそのＰ型
MOSトランジスタのゲートコントロールとして、２入力N
ANDN型MOSトランジスタのゲートコントロールとして、
２入力NORを使用している。すなわち、ICに３ステート
端子があればMOSトランジスタ素子は、必ず10個使用す
ることになる。毎年、CPU等LSIの高集積化が加速度的に
なされており、それにつれて端子数が増し、３ステート
端子も増えてきているため、チップサイズに対する影響
も無視出来ない。特に、出力トランジスタは、負荷が大
きいためチャンネル幅が大きくなり、それを駆動する２
入力NAND、２入力NORのチャンネル幅も必然的に大きく
しなければならず、チップ上の専有面積も他の内部回路
に比べ大きくなってしまい３ステート端子を多く有する
ICは不利である。
MOSトランジスタのゲートコントロールとして、２入力N
ANDN型MOSトランジスタのゲートコントロールとして、
２入力NORを使用している。すなわち、ICに３ステート
端子があればMOSトランジスタ素子は、必ず10個使用す
ることになる。毎年、CPU等LSIの高集積化が加速度的に
なされており、それにつれて端子数が増し、３ステート
端子も増えてきているため、チップサイズに対する影響
も無視出来ない。特に、出力トランジスタは、負荷が大
きいためチャンネル幅が大きくなり、それを駆動する２
入力NAND、２入力NORのチャンネル幅も必然的に大きく
しなければならず、チップ上の専有面積も他の内部回路
に比べ大きくなってしまい３ステート端子を多く有する
ICは不利である。
また、ゲートアレイにおいて、最近I/O端子が増えてお
り、３−State回路の専有面積が多くなってきているた
め、１チップにきめられた素子数で多くの機能を有しな
ければならないため不利である。
り、３−State回路の専有面積が多くなってきているた
め、１チップにきめられた素子数で多くの機能を有しな
ければならないため不利である。
本発明の目的は、MOSトランジスタ素子数を減ずること
によりその専有面積を小さくした３ステート回路を提供
するものである。
によりその専有面積を小さくした３ステート回路を提供
するものである。
本発明によれば、出力インバータのＰ型MOSトランジス
タのゲートコントロール回路である２入力NANDのＮ型MO
Sトランジスタを１個取り除き（DATA信号用MOSトランジ
スタ）残ったＮ型MOSトランジスタのソース側を▲
▼信号に接続する。また、２入力NORのＰ型MOSトラ
ンジスタを１個取り除き、（DATA信号用トランジスタ）
残ったＰ型MOSトランジスタのソース側を▲▼
信号に接続することにより、入力信号であるOE,▲
▼（OEの反転信号）及びDATA,▲▼（DATAの反
転信号）を有する３ステート回路を得る。
タのゲートコントロール回路である２入力NANDのＮ型MO
Sトランジスタを１個取り除き（DATA信号用MOSトランジ
スタ）残ったＮ型MOSトランジスタのソース側を▲
▼信号に接続する。また、２入力NORのＰ型MOSトラ
ンジスタを１個取り除き、（DATA信号用トランジスタ）
残ったＰ型MOSトランジスタのソース側を▲▼
信号に接続することにより、入力信号であるOE,▲
▼（OEの反転信号）及びDATA,▲▼（DATAの反
転信号）を有する３ステート回路を得る。
次は、本発明について、図面を参照して説明する。
第１図は、本発明の第１実施例の３ステート回路の構成
図である。図において、OE,▲▼（OEの反転信
号）、DATA,▲▼（DATAの反転信号）は入力端
子、Ｙは出力端子、Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N
はMOSトランジスタ、Vccは電源供給端子、GNDは接地を
それぞれ示す。
図である。図において、OE,▲▼（OEの反転信
号）、DATA,▲▼（DATAの反転信号）は入力端
子、Ｙは出力端子、Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N
はMOSトランジスタ、Vccは電源供給端子、GNDは接地を
それぞれ示す。
OE信号がHighレベルのときQ1PはOFFしQ1NはON状態とな
り、OE信号がHighレベルであることから▲▼信号は
Lowレベルとなり、Q2PはONし、Q2NはOFF状態となる。こ
の状態においてDATA信号をLowレベルにすると、Q3PはON
し、Q3NはOFFする。また▲▼信号がHighレベル
となためQ1N,Q3PがONであることにより、Q4Pのゲート電
位がHighレベルとなりQ4PはOFFする。Q2PがONであるこ
とから、Q4Nのゲート電位がHighレベルになり、Q4はON
し出力ＹはLowレベルとなる。
り、OE信号がHighレベルであることから▲▼信号は
Lowレベルとなり、Q2PはONし、Q2NはOFF状態となる。こ
の状態においてDATA信号をLowレベルにすると、Q3PはON
し、Q3NはOFFする。また▲▼信号がHighレベル
となためQ1N,Q3PがONであることにより、Q4Pのゲート電
位がHighレベルとなりQ4PはOFFする。Q2PがONであるこ
とから、Q4Nのゲート電位がHighレベルになり、Q4はON
し出力ＹはLowレベルとなる。
DATA信号をHighレベルにすると、Q3PがOFFし、Q3NはON
となる。▲▼信号がLowレベルとなるため、Q1N
はONし、Q3PはOFFすることにより、Q4Pのゲート電位はL
owレベルになり、Q4NがONする。またQ2P及びQ3NがONで
あるため、Q4Nのゲート電位はLowになりQ4NはOFFし、出
力ＹはHighレベルとなる。すなわち、DATA信号に対し、
出力Ｙは正転出力となりDATA信号と▲▼信号の
接続を入れ換えると反転出力となる。
となる。▲▼信号がLowレベルとなるため、Q1N
はONし、Q3PはOFFすることにより、Q4Pのゲート電位はL
owレベルになり、Q4NがONする。またQ2P及びQ3NがONで
あるため、Q4Nのゲート電位はLowになりQ4NはOFFし、出
力ＹはHighレベルとなる。すなわち、DATA信号に対し、
出力Ｙは正転出力となりDATA信号と▲▼信号の
接続を入れ換えると反転出力となる。
次に、OE信号をLowレベルにすると、Q1PはONし、Q1NはO
FFとなり、Q3PのON,OFFにかかわらずQ4Pのゲート電位は
Highレベルとなり、Q4PはOFFする。また、▲▼信号
がHighレベルとなることからQ2PはOFFし、Q2NはONとな
りQ3NのON,OFFにかかわらずQ4Nのゲート電位はLowレベ
ルとなりQ4NはOFFする。よって、出力Ｙはハイ・インピ
ーダンス状態となる。
FFとなり、Q3PのON,OFFにかかわらずQ4Pのゲート電位は
Highレベルとなり、Q4PはOFFする。また、▲▼信号
がHighレベルとなることからQ2PはOFFし、Q2NはONとな
りQ3NのON,OFFにかかわらずQ4Nのゲート電位はLowレベ
ルとなりQ4NはOFFする。よって、出力Ｙはハイ・インピ
ーダンス状態となる。
第２図は実施例の第２実施例の３ステート回路である。
第１実施例との違いは、Q3P及びQ3Nの接続の違いであり
第１実施例では、Q3Pのソース側がVccにQ3Nのソース側
がGNDに接続されているが第２実施例では、Q3PとQ3Nの
ソース側がDATA入力に接続されている。
第１実施例との違いは、Q3P及びQ3Nの接続の違いであり
第１実施例では、Q3Pのソース側がVccにQ3Nのソース側
がGNDに接続されているが第２実施例では、Q3PとQ3Nの
ソース側がDATA入力に接続されている。
ここでOE信号がHighレベルでQ1N及びQ2PがON、Q1P及びQ
2NがOFFで出力ＹがDATA、▲▼信号に依存する
場合、DATA信号がLowレベルのときQ3PがON、Q3NがOFFと
なる。これにより、DATA信号であるHighレベルがQ1N及
びQ3Pを通してQ4Pのゲートに、あたQ2Pを通してQ4Nのゲ
ートに供給され、出力ＹはLowレベルとなる。この場合
においてQ3Pがないと、Q4PのゲートQ1NのみでHighレベ
ルを供給することになるが、Q1NはＮ型MOSトランジスタ
でありゲート電位がソース電位よりVT以上高くならない
とONしないため、Q4Pのゲート電位はVCC−VTとなりQ4P
が完全にOFFとならずリーク電流が発生する場合があ
る。そこで、Q4Pのゲート電位を完全振幅させVCCするた
めにQ3Pが必要である。これは、Q3Nについても同様であ
り、DATA信号がLowレベルの時Q4Nにリーク電流が発生し
ないようにするために、Q3Nを設けている。ここで、VT
はMOSトランジスタのスレッショルド電圧を表わす。
2NがOFFで出力ＹがDATA、▲▼信号に依存する
場合、DATA信号がLowレベルのときQ3PがON、Q3NがOFFと
なる。これにより、DATA信号であるHighレベルがQ1N及
びQ3Pを通してQ4Pのゲートに、あたQ2Pを通してQ4Nのゲ
ートに供給され、出力ＹはLowレベルとなる。この場合
においてQ3Pがないと、Q4PのゲートQ1NのみでHighレベ
ルを供給することになるが、Q1NはＮ型MOSトランジスタ
でありゲート電位がソース電位よりVT以上高くならない
とONしないため、Q4Pのゲート電位はVCC−VTとなりQ4P
が完全にOFFとならずリーク電流が発生する場合があ
る。そこで、Q4Pのゲート電位を完全振幅させVCCするた
めにQ3Pが必要である。これは、Q3Nについても同様であ
り、DATA信号がLowレベルの時Q4Nにリーク電流が発生し
ないようにするために、Q3Nを設けている。ここで、VT
はMOSトランジスタのスレッショルド電圧を表わす。
以上説明したように、本発明による３ステート回路で
は、従来の３ステート回路に比べてMOSトランジスタ素
子は２個少なくなるため、３ステート端子の多い品種に
対してチップサイズの減少あるいは、同一チップサイズ
における他機能へのMOSトランジスタ使用率の増加等の
効果を得る。
は、従来の３ステート回路に比べてMOSトランジスタ素
子は２個少なくなるため、３ステート端子の多い品種に
対してチップサイズの減少あるいは、同一チップサイズ
における他機能へのMOSトランジスタ使用率の増加等の
効果を得る。
第１図は、本発明の第１実施例である３ステート回路の
回路構成図、第２図は、本発明の第２実施例である３ス
テート回路の回路構成図である。また、第３図、第４図
は、従来の３ステート回路の回路構成図及びそのブロッ
ク図である。 入力端子……OE,▲▼（OEの反転信号）,DATA,▲
▼（DATAの反転信号）、出力端子……Ｙ、MOSト
ランジスタ……Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N、電
源供給端子……Vcc、接地……GND。
回路構成図、第２図は、本発明の第２実施例である３ス
テート回路の回路構成図である。また、第３図、第４図
は、従来の３ステート回路の回路構成図及びそのブロッ
ク図である。 入力端子……OE,▲▼（OEの反転信号）,DATA,▲
▼（DATAの反転信号）、出力端子……Ｙ、MOSト
ランジスタ……Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N、電
源供給端子……Vcc、接地……GND。
Claims (1)
- 【請求項１】第１及び第２の電源端子と、データ入力端
子、反転データ入力端子、出力制御信号入力端子、反転
出力制御信号入力端子及び出力端子と、ゲートが共通に
前記データ入力端子に接続された第１導電型の第１のト
ランジスタ及び第２導電型の第２のトランジスタと、前
記第１の電源端子と前記出力端子との間にソース・ドレ
イン路が接続された前記第１導電型の第３のトランジス
タと、前記第２の電源端子と前記出力端子との間にソー
ス・ドレイン路が接続された前記第２導電型の第４のト
ランジスタと、前記第１の電源端子と前記第３のトラン
ジスタのゲートとの間にソース・ドレイン路が接続され
ゲートが前記出力制御信号入力端子に接続された前記第
１導電型の第５のトランジスタと、前記反転データ入力
端子と前記第３のトランジスタのゲートとの間にソース
・ドレイン路が接続されゲートが前記出力制御信号入力
端子に接続された前記第２導電型の第６のトランジスタ
と、前記反転データ入力端子と前記第４のトランジスタ
のゲートとの間にソース・ドレイン路が接続されゲート
が前記反転出力制御信号入力端子に接続された前記第１
導電型の第７のトランジスタと、前記第２の電源端子と
前記第４のトランジスタのゲートとの間にソース・ドレ
イン路が接続されゲートが前記反転出力制御信号入力端
子に接続された前記第２導電型の第８のトランジスタと
を有する３ステート回路であって、前記第１のトランジ
スタのソース・ドレイン路を前記第１の電源端子と前記
第３のトランジスタのゲートとの間に接続した時には前
記第２のトランジスタのソース・ドレイン路を前記第２
の電源端子と前記第４のトランジスタのゲートとの間に
接続し、前記第１のトランジスタのソース・ドレイン路
を前記反転データ入力端子と前記第３のトランジスタの
ゲートとの間に接続した時には前記第２のトランジスタ
のソース・ドレイン路を前記反転データ入力端子と前記
第４のトランジスタのゲートとの間に接続したことを特
徴とする３ステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080782A JPH0683052B2 (ja) | 1986-04-07 | 1986-04-07 | ３ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080782A JPH0683052B2 (ja) | 1986-04-07 | 1986-04-07 | ３ステ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236209A JPS62236209A (ja) | 1987-10-16 |
| JPH0683052B2 true JPH0683052B2 (ja) | 1994-10-19 |
Family
ID=13728015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080782A Expired - Lifetime JPH0683052B2 (ja) | 1986-04-07 | 1986-04-07 | ３ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683052B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131860A (en) * | 1978-04-03 | 1979-10-13 | Nec Corp | Gate circuit |
| JPS56102125A (en) * | 1979-12-28 | 1981-08-15 | Western Electric Co | Tertiary mode logic circuit |
| JPS57181231A (en) * | 1981-05-01 | 1982-11-08 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS60253319A (ja) * | 1984-05-30 | 1985-12-14 | Fujitsu Ltd | Ｃ−ｍｏｓ論理回路 |
-
1986
- 1986-04-07 JP JP61080782A patent/JPH0683052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62236209A (ja) | 1987-10-16 |
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