TW569582B - Transmission circuit for a digital communication system - Google Patents

Description

569582 五、發明說明α) 發明之領域： 、本發明係提供一種用於一數位通訊系統的傳輸電路， 尤指一種以硬體電路加速資料格式轉換來實現傳輸率調整 層功能的傳輸電路。 背景說明：

、數位化的通訊系統，能以有線或無線的方式將數位訊 號迅速癌實地傳遞，促進人際溝通、訊息流通與知識交 換，所以已經成為現代資訊社會最重要的基礎之一。提升 數位通訊系統中各種數位電路處理數位訊號的能力，也是 當前資訊產業致力研發的重點。 請參考圖一。圖一為一典型數位通訊系統1 0中，數位 資料傳輸流程的示意圖。數位通訊系統1 〇可以是 GSM(Global System for Mobile Communications)的無線 手機數位系統。在數位通訊系統1 0中，設有不同的邏輯架 構層，用來實現完整的數位通訊功能；這些邏輯架構層包 括有高層協定12、實體層（physical layer)14、傳輸率調 整層（rate adaptation layer)16、以及後續的無線電傳 輸網路18。高層協定12中包含有手機中的驅動程式、AT指 令轉譯程式（interpreter)等等。當使用者要透過數位通 訊系統1 0將資料以無線電方式傳輸出去時，會先由高層協

569582 五、發明說明（2)

定1 2來處理資料傳輪的位址、傳輸格式及相關協定等’並 依據不同的資料型態，分別進行對應的處理，再傳送i ^ 體層1 4。像在圖一中的例子，就繪出了三種不同型態的二貝 料’也就是穿透資料（transparent data)20A、傳真資料 (fax data)20B以及非穿透資料（n〇n — transparent data) 2 0C。同時，傳輸訊號時相關的傳輸指令2〇D也會被 傳輸至實體層1 4。實體層丨4會進一步處理各資料，以便用 無線電的方式將資料傳輸至無線電傳輸網路1 8。不過’由 於不同型態的資料會以不同的傳輸率（也就是單位時間中 能傳輸的位元或資料量）傳輸於高層協定1 2及實體層1 4 ’ 以無線電方式將資料傳輸出去之前，要對各種不同傳輸率 的資料進行資料緩衝、格式轉換的處理，使得不同傳輸率 的資料能以統一的傳輸率傳輸至無線電傳輸網路1 8 ;而數 I位通訊系，^中的傳輸率調整層（rate adaptation

1 ayer ) 1 6就是用來協調不同傳輸率的不同型態資料，使其 具有統一的傳輸率。在傳輸率調整層丨6中，係以不同的格 ；式轉換/資料緩衝模式22 A、22B、2 2C，來分別處理穿透資 |料20A、傳真資料20B及非穿透資料20C，最後並將指令20D ;^過格式轉換24加入各型態的資料中，變成傳輸率統一的 資料流，由無線電傳輸網路18傳輸出去。舉例來說，在 GSM系統中，處理穿透資料2〇A的格式轉換/資料搜 2M，其包括有RA〇轉換函數及編碼訂处 (encoding);格式轉換/資料緩衝處理-22B中則包括右 ， ;轉換函數及位元反序（bit reversal);處理非穿、#次T3〇 Γ才思資料 569582 五、發明說明（3) 2 0C的格式轉換/資料緩衝處理22c則包含有RLp + FCS轉換， 而格式轉換24中則設有RA1，轉換函數。以RA〇轉換函數來 說’穿透資料20A可能是以每秒3〇〇、ι2〇〇、24〇〇、48〇〇、 9 6 0 0、14.4k( 1 4400)位元的傳輸率輸入至傳輸率調整層 16。假設輸入至傳輸率調整層16的資料依序為D2…至 D8八筆數位資料，且以每秒24〇〇、48〇〇、96〇〇、i4 4洫 =的，輸率輸入，則RA0轉換函數會依序輸出為st、M、

Hi 4、D5、D8、D7、D8、化的位元流；其中 st、sP 入至傳ί ΐ :萃ϊ ΐ:是以每秒1 20 0位元的較慢傳輸率輸 ^輸f調整層16’則RA〇轉換函數會輸出 : 2、D2、D3、D3、. D5、D5、… 較慢的傳浐8車二8入查^^位70流；’句話說’若資料以 將某！率調整層16’傳輸率調整層16會 以更慢的每种^00位\的生陵出^^傳輸率較高的資料。若資料是 轉換函數資‘重複的,欠數專會輪更率多傳輸至傳輸率調整層，RA0 時對= ;調要同 ;:=出。請參考圖二:至圖 至將圖格Λ;: =四種不同的資料格式轉換口； D刀別 ,的資料，資料Β為資料格式轉換;固，資料中.貝:Α為待轉 Al、...至A7為資料A的各個換以枓；二位-A0、 的首要位元（Most Sienifi·兀其中位兀A0可視為資料 ^ Slgniflcant Bit， MSB)。同理，位元

569582 五、發明說明（4) BO、B卜…為資料B的各個位元，位元β〇為資料 調磬層1 fi其夫从达也丨α … .....7 ΐ要位 元 態 。傳輸率調整層1 6基本的資料袼式轉換包括有四U ，配合圖二Α至圖二D，可分別描述如下： 51 1)調整待轉換資料中各位元排列的順序，形成 資2的位元。舉例來說，如圖二人所示，格式轉1後 的貝料B，其第一個位元β〇為資料A的位元A5 、/ B1為資料A的位元A3，以此類推。最後，資料 = 元B7就等於資料A的位元A4。 的位 (2)在待轉換資料中插入另外的資料或指令位元以 轉換後資料。如圖二B中的例子所示，是在資料^ 轉換後的資料B中插入了兩個控制位元c〇、c 1，分^ 做為位元B4、B8。 73 (3) 將待轉換資料去除部分做為格式轉換後的資料。舉 例來說，如圖二C所示，格式轉換後的資料β中僅對 應於資料Α中的位元A 1至A 6 ;位元A 0、A 7被捨棄。 (4) 將待轉換資料做處理運算後，將所得的結果插入至 格式轉換後的資料。如圖二D所示，在格式轉換後的 資料B中，除了位元B0至B7分別對應於資料α的位元 A 〇至A7，還可將資料A中的各位元進行邏輯運算〇p， 再將運算的結果插入資料B中。舉例來說，邏輯運算 〇P可對資料A進行同位檢查（par i ty check)，並將算 出來的同位檢查位元插入資料B中。在圖二j)的例子 中，邏輯運算0P的結果變成資料的位元B8。當然， 邏輯運算0P的結果也可插入至資料B的其他位置。

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在習知的數位通訊系統中，是以微處理器（micr〇 control led來實現傳輸率調整層的資料緩衝、格式轉換 的功能。在資料緩衝的部分，微處理器可將傳 輸入j料重複，或插入指令或其…，以產生傳= j料數j就是有時以高傳輸率輸入，*時以低以 輸^)，微處理器也可以用記憶體暫存某些輸入的羊 2 2 ϊ ί:整層輸出的資料能有均-的傳輸率。在資料 :式^的功能方® ’習知技術中的微處理器則是= :之集所寫成的程式’纟進行資料格式轉換。-沪而 Τ :，處理器'的指令集是以暫存器中位元平移 叙而 ^各位元邏輯運异等功能來組合出資料格式榦拖 所需的運作。舉例來說，冬習知 、 轉換 中的資料格式轉么：i::微各處位？[=6圖口 A7、A1 步驟] 步驟ί 步驟： A5]時，就要進行下列的步驟： 將一目的暫存器…的各個位元設為〇。 將身料A複製至另一個暫存器BR中。 :以：”^的二式’㈣存㈣的位元 「A7 AR、去（maS )也就是將暫存器BR中的位元 ▲A:、A、A5、A4、A3、A2、M、a〇]分別與 ίϋ、〇、、〇、〇、〇、〇—、1]進行及運算: 付到[〇、0、0、0、0、〇、0、A()]。 异 569582 五、發明說明（6) 步驟4 :以位元平移的方式將暫存 步驟 [。、A0、〇、。、〇、。、=:中的位元移動為 :再將暫存器BR和目的暫在哭A ^， 行或運算（OR)，使2 2 f的各個位元分別進 AO、η n t η使 暫存器AR中變成[0、 AU 〇、〇、〇、〇、〇、〇]，―士非丄⑽ 動。 」70成對早一位元的移 針對資料A中A他位元會；^ μ、+、μ & 中以尤η沾哺罢次Λ 重上述的步驟1至4 (在步驟 Π”資料、步驟4中將位元移至不同的位置 )’就月匕元成圖二A中的資料格放艎拖 甘- 谂彳鑣鉍；^ T J貝针軺式轉換。其他種類的資料 格式轉換也可由類似步驟來達成。 τ 當要 判斷 資料 由於 就必 所描 上述 是步 元平 ，就 的資 知的 難以 邏輯 中， 行； 換， 上述 進行 (像 一位 轉換 通訊 以習 勢必 進行資料緩衝處理、調整傳輸率時，需涉及許多 及運算，必須以微處理器來進行。但在習知技術 格式之轉換也需由微處理器依照指令集程式來進 微處理器基本指令集無法直接描述資料格式轉 須要以繁複的步驟才能完成資料袼式轉換。就如 述的’在習知技術中，僅僅移動一個位元，就要 的步驟1至4，各步驟中也還有許多細節要進行 驟4中，微處理器每一運作時脈週期中，僅能將 移一個位置）。要以習知的方式來達成資料格式 會耗費許多時間及微處理器資源。由於現代數位 料流量漸增，對處理速度的要求也變得更嚴格； 指令集程式配合微處理器來進行資料格式轉換， 應付現代數位訊系統對資料處理效率的高要求。

569582 五、發明說明（7) 明概述 ^此本發明之主要目的，在於提供一 直接貫現傳輸率調整層中資料袼式 以硬體電路 |決習知技術的缺點。 、的傳輪電路，以解 I 在習知技術中，數位通訊系統中傳輪率胡M 格式轉換，是以微處理機依據指令集程式來層的資料 指令集無法直接描述資料格式轉換ϊ必;要以3 5，由於 及步驟才能完成資料格式轉換，也造成資料格^ ^ 2 ^曰令 率低落、佔用大量微處理器資源。要儲存資i2 2效 繁複程式，也要佔用相當的記憶空間。 工锝換的 在本發明中’則是另設有一格式轉換電路，以硬體的 方式來進行資料格式轉換。本發明中的格式轉換電路是以 電路佈線安排的方式來直接進行資料格式轉換，不需以微 |處理器來進行資料格式轉換，一方面大幅減少資料格式轉 換所佔用的微處理器資源，增加資料格式轉換的效率及處 理速度，一方面也不需儲存資料格式轉換的程式，節省記 |憶空間。而本發明中資料緩衝的功能則是以微處理器來實 現。 發明之詳細說明：

第11頁 569582 、發明說明（8) 傳輪；ί ί ΐ i:2為本發明用來實現數位通訊系統中 — 羊调整層功此的傳輸電路3 〇。在傳輸電路3 〇中， 換格式轉換電路32B;處理器32A與格式轉 路〉 曰ϋ以用一匯流排3 4 (或其他可交換訊號的電 1 ^ ^者間傳輸訊號。處理器32Α用來處理資料緩衝、 出入訊號間相異的傳輸率；格式轉換電路32β則專 ❿ =入至傳产率調整層時，可經由匯流排34傳入處If 次妨，也就疋圖二中的輪入資料36A。處理器32 A接收輕°入 ’會將需要袼式轉換的部分形成待轉換資‘ ⑹#傳輸至格式轉換電路32B，並藉由轉換控制訊號40來 控制袼式轉換電路32B，進行必要的資料格式轉換。1久來 轉換電路32B對待轉換資料38A完成資料格式轉換後，σ/合 形巧轉換後資料38Β回傳至處理器32Α;處理器32人進疒次曰 m、a整傳輸率之後，就能對應地產生“出資料丁貝 36B由匯&排3術出，，完成傳輸率調整層的功能。 #方ΐ發212格式轉換電路32W以有許多種不同的實 中格式轉換電路32B—實施例42A的功能方塊示音圖。ί 1 :述柊率調整層中的資料格式轉換有四^本的： =，土二轉換電路42Α就是以四個子格~式轉換電路^至以 來刀別進行這四種型態的資料格式轉換；此外，柊

569582 五、發明說明（9) 換電路4 2 A還設有兩個解碼器（dec〇der)46A、46B。如圖三 所示’處理器32A會將待轉換資料38A、轉換控制訊號4〇傳 輸至格式轉換電路中以進行資料格式轉換，並接收格式轉 換電路輸出的轉換後資料38B。在格式轉換電路42人中，待 轉換資料38A分別傳輸至子格式轉換電路以至F4;轉換控 制訊號4 0中則包括了 一時脈c 1 k、用來選擇四種資料格式 轉換型態的位元CrO、Crl、CwO、Cwl、以及其他必要的控 制資料4 0 C。其中，時脈c丨k用來協調資料傳輸；位元

CrO、Crl則會輸入至解碼器46八中，產生出四個致能訊號 bus — r 1至bus — r 4。如圖四所示，這些致能訊號分別對應於 一個子格式轉換電路，一個致能訊號可使一子格式轉換電 路運作而接收待轉換資料38A，以執行特定型態的資料格 式轉換。同理，位元CwO、Cwl也會輸入至解碼器46B中， 產生出另外四個致能訊號b u s 一 w 1至b u s 一 w 4 ;這些致能訊號 也各自對應於一個子格式轉換電路；一個致能訊號能控制 一個子格式轉換電路將資料格式轉換後的結果（也就是轉 換後為料3 8 B)輸出至匯流排。舉例來說，若要以子格式 轉換電路F 1來進行一特定的資料格式轉換，處理器3 2 A就 能將位元CrO、Crl分別設成〇、〇，使致能訊號bus —“為i (咼位準）’其他致能訊號bus 一 r 2至bus —r 4為〇(低位準 )。致能訊號bus —rl會將子格式轉換電路F1致能，並接收 待轉換資料3 8 A開始進行資料格式轉換；而子格式轉換電 路F2至F4會分別因為致能訊號bus —r2至bus —r4為0而不進 行資料格式轉換。同時，處理器32B也會將位元Cw〇、Cwl 569582 五、發明說明（ίο) 設成〇、〇，使致能訊號bus —wl為1，以控制子格式轉換電 路F 1將資料格式轉換後的結果輸出至匯流排上，形成轉換 後資料38B;而其他為〇的致能訊號bus — w& bus —w4會分別 使子格式轉換電路F 2至F 4不會傳輸資料至匯流排上。改變 位元CrO、Crl以及CwO、Cwl的值，就能以不同的子格式轉 換電路來進行不同型態的資料格式轉換。 至於圖四中各子格式轉換電路^至^的電路示意圖， 則分別示於圖五A至圖五D。圖五A至圖五D的四個子格 換電路F1至F4,即是分別用來進行圖二a至圖二〇的四種^ 料格式轉換。現以圖五Α為例來說明各個子格式轉換電貝 ，基本電路結構。請參考圖五A;圖五A的子格式轉換 F/設有複數個輸入單元5〇A及複數個輸出單元5〇B;各， 早π 50A分別用來接收待轉換資料的一個位元（也就是力位入 沾A0至A7)，各輸出單元50Β則分別用來傳輸轉換後資 =:個，元（也就是位元B(mB7)。各輸入單元5〇a及輪 皁兀0 B間則以線路佈線連接形成一位元控制電路$ 6 a 輸ίί ί 5巧中設有一多工器54及—正反器（fliP-n〇w —〔、 夕工器54設有一選擇端54C及兩個輸入端（分 一示為0 1)，一輸入端用來接收一個待轉換資料的位 =’選擇端54C則接受致能訊號bus-rl的控制，而多工时 3輸出端則/連接於正反器52。正反器52設有一時脈^ ’用來接受時脈c丨k的控制。位元控^制電路5 6A是以 布設的方式來連接特定的輸入單元5〇 A及輸出單元5〇B，

569582 五、發明說明（11)

以直接完成資料格式轉換。輸出單元50B可以用及閘（AND gate)來貫現’各輸出單元5〇 B是將位元控制電路5 [僂a 的資料和致能訊號bus_wl做及運算。 电路’傳朿 下 圖五A中的子格式轉換電路F丨工作的情形可描述如 抑當處理器32B以位元CrO、Crl (請參考圖四）透過解 碼器46A將致能訊號bus —rl變為1後，各輸入單元5〇A就會 由各自的多工器將待轉換資料的各個位元A 〇至A 7讀入，並 配合透過正反器的時脈c 1 k之控制，將各位元同時傳輸至 位兀控制電路56A;位元控制電路56A是以電路布設的方式 直接將各輸入單元50 A的位元傳輸至對應的輸出單元5〇b， 以直接達成資料格式轉換的目的。像是圖五A中位元控制 電路56A的佈線，就能直接達成圖二A中改變位元順序的資 料格式轉換（像是將待轉換資料的位元八〇變成轉換後資料 的位兀B6，等等），不必再經由繁複的微處理器指令集程 式來達成。當處理器32B以位元Cw〇、Cwl (見圖四）透過 解碼器46B將致能訊號bus — wl變為後，子格式轉換電路 5 0B就能由各輸出單元5〇]6來輸出轉換後資料的各個位元B〇 至B7°由f格式轉換電路F1的電路可知，位元A0至A7能經 由各輸入單元5 0A同時（在時脈clk的同一個週期中）透過 位兀控制電路56A平行傳輸至各個對應的輸出單元5〇β，得 到轉換後資料的各個位元⑽至B7。相較之下，習知技術中 Γΐίΐ，i進行資料格式轉換，就需Γ要耗費許多時脈週 J才犯兀成繁複的指令集程式；舉例來說，僅僅將單一位

第15頁 569582 五、發明說明（12) 元在暫存器中平移一個位置，兩一 間；要，前面討論過的習知資二格換：j τ的時 必要耗費數十個以上的時脈週期。 、少驟1至4，勢 現圖 至轉 輸出 訊號 A0至 同理 贅述 式轉 以位 別傳 後資 控制 請#•考圖五B。圖五B中的子格式轉換電路 一 B中的資料格式轉換，將兩個控制位元C 〇、 子^式轉換電路F2中的輸人單元50A、 ^兀50B與圖五B中的同名元件構造相同，其配合致能 s-w2及時脈uk以接收待轉換資料之位元 y拖傳，轉換後資料之位元80至B9等的工作情形也能 類推，在不妨礙本發明技術揭露的情形下，於此不再 在圖五B中的位元控制電路5 6 B中，除了依照資料格 換的需要將各輸出單元連接於對應的輸入單元，並另 元傳輸電路5 8來將資料格式轉換的控制位元[〇、c 輸至位元B 4、B 8，以便將這兩個控制位元插入至轉換 料中。控制位元CO、C1可歸類於轉換控制訊號40中的 資料40C(如圖四所示）。

同理’圖五C、五D中的子格式轉換電路ρ 3及子格式轉 換電路F 4，則是以輸入單元5 〇 A分別配合致能訊號 bus一r3、bus一r4及時脈elk來接收待轉換電路的各個位 元’並分別根據致能訊號b u s _ w 3、b u s _ w 4的控制以輸出單 元5 0 B將轉換後資料的各個位元傳輸出i。圖五c中的位元 控制電路56C能實現圖二c中的資料格式轉換；圖五D中的

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五、發明說明（13) 位元控制電路5 6 D則能實現圖二D中的資料格式轉換。其 中，位元控制電路56 D另設有一運算電路ορι，運算電路 0P1由各輸入單元接收待轉換資料的位元圳至A7後，會依 照預設的邏輯運算法則得到運算結果，並插入至轉換後^ 料中。像是圖五D中的運算電路ορι就是將運算的結果傳^ 至位元B8對應的輸出單元，以便將運算的結果插入至轉^ 後資料中。若有必要的話，也可用控制資料4〇c中的其他' 指令資料來控制運算電路0P1所進行的邏輯運算（例如： 以不同的指令資料使運算電路0P1進行不同的邏輯運算

請參考圖六。圖六為本發明中袼式轉換電路另一實施 例42B的電路示意圖。格式轉換電路42B中設有兩個子袼式 轉換電路F1 3、F24;各個格式轉換電路能執行兩種資料^ 式轉換。類似於圖四中的格式轉換電路4 2 A，格式轉換電 路42B也是以兩個解碼器46C、46D分別根據轉換控制訊卢 40中的位元（^2、Cw2來產生致能訊號bus_rl3、busj2t bus一wl3以及bus一w24。時脈elk用來控制待轉換資料38A、 轉換後資料3 8 B的傳輸。而由於本實施例中子格式轉換電 路F 1 3、F 2 4分別可進行兩種不同的資料格式轉換，故轉換 控制訊號4 0中還有另一位元c s來控制各個子格式轉換電路 要進行哪一種資料格式轉換。在以下討論的實施例中，子 格式轉換電路F 1 3能進行圖二A、圖二（Γ中的兩種資料格式 轉換；子格式轉換電路F24能進行圖二B、二d中的$二^

569582 五、發明說明（14) 料格式轉換。袼式轉換電路42B工作的原理可描述如下。 舉例來說，當處理器32A要以子格式轉換電路F24進行圖二 D中的資料格式轉換時，可將轉換控制訊號4〇中的位元 Cr2 Cw2均丨又為1’使致能訊號bUS-r24、bus — w24為1 (其 他致能訊號為〇)，控制子格式轉換電路F24接收待轉換資 ，3 8A。而位元Cs也可設為丨，控制子格式轉換電路ρ24進 行圖二D中的資料格式轉換。最後，致能訊號bus一w24可控 制子格式轉換電路F24將轉換後資料38B輸出。 請繼續參考圖七A、圖七B。圖七A、七B分別是子格式 轉換電路F13、F24的電路示意圖。如圖七A所示，類似°於 f格式轉換電路F1至F4、子格式轉換電路F13也是以輸入 單兀50A配合致能訊號bus —rl 3及時脈elk來接收待轉換資 料的各個位元A0至Λ7;輸出單元50B則配合致能訊號、、 ^5一说13來將轉換後資料的各個位元8〇至87傳輪出去。 位元控制電路_用來以佈線方式將各個接： 的位兀傳輸到對應的輸出單元。與子格式轉換電路以至F4 不，的疋，位元控制電路58A中另設有複數個多工器62， 各多工器62有兩個輸入端（分別標示為〇、〇 、一個用來 ，=位元Cs控制的選擇端62C以及一個連接於一輸出單元 媸=出端。當位兀（^為〇時，各多工器會將標示為〇之輸入 =的位兀傳輸至對應的輸出單元；位元（^為“寺，輸入至 才j不為1輸入端的位元會被傳輸至對應韵輪出單元。利 夕工器62的選擇功能，就可在位元控制電路58a中同時布 第18頁 569582 五、發明說明（15) 設能實現圖二A、圖二C中功能的線路。舉 A中，位元B0等於位元A5,所以位元B〇輪出單元°對應在圖二 工器6 2，其標示為〇的輸入端就用來接 …的多 推，位元B7等於位元A4，則位元B7輸出單i此類 62,其標示為〇的輸入端就用來接收位元A4。換 夕工器 當位元Cs為〇時，位元控制電路58A中形成的線路11 δ說， 實現圖二Α中的資料格式轉換。另一方面，在圖二^就能 元B 0就等於位元A 1，位元B 5則等於位元a 6，故@位-β ’位 輸出單元對應多工器標示為1之輸出端，就分別& 0、Β5 位元Α卜Α6。由於在圖二C中轉換後資料僅有位元β接收 Β5，圖七Α中位元Β6、Β 7輸出單元對應之多工器， 為1之輸出端就連接至地端GND。這樣一來，:/ ’/、標示 時，位元控制電路58A就能實現圖二C中的資料 _ 1 了。總括來說，處理器32A以轉換控制訊號4〇中工轉一換 Cs，就能控制子格式轉換電路F丨3是進行圖_ 、位兀 的資料格式轉換。 _ 一 A或圖二^中 根據相同的原理，圖七B中的子格式轉換 是以其位元控制電路58 B中的多工器62(以及^ — 4’也 實現圖二B及圖二d中的資料格式轉換；而其元C=)來 0P2則用來進行圖二d中的邏輯運算op,控制」運算電路 是圖二B之資料格式轉換中，要插入至轉換^ C 0、C1則 元。當位元Cs為〇時，子格式轉換電路-F24能貝〜料的位 的資料格式轉換，當位元（^為1時，子格式 仃圖二β中 轉換電路F24能

第19頁 569582 五、發明說明（16) = 切換。至於子格式轉換電路㈣ 換資料、輸出單“0ΒΓ己時脈clk接收待轉 料的工作情形，與前面各\^_；bms-W24傳輸轉換後資 此不再f述。 谷個子格式轉換電路原理相同，於 請參考圖八。圖八為太鉻B0 A ^ 例42C之電路示意圖。格、式棘X 栳式轉換電路另一實施 控制電路60來實現四種^料格次、路42c中，是直接以位元 資料中的各個位元A0至A7，B^換的不同佈線。待轉換 能訊號bus一w及時脈clk，由據，換控制訊號4〇中的致 換控制訊號40中的致能訊號bu=入早"^50Α接收。配合轉 將轉換後資料的各個位元BU〇 則能由各輸出單元5〇Β 電路F1 3、F24中的配置，位—^出。類似於子格式轉換 64來將四種資料格式轉換^ ^不，=中也*以多工器 控制電路60中。在位元控”實現於同-位元 於一輸出單元，各多工号643 Ϊ 6〇,，母個多工器64對應 2、3的輸人端，一用來=個分別標示為。、卜 64C，以及一連接於對擇^^號CNTL的選擇端 cntl可以I&輸早兀的輸出端。選擇訊號 CNT1/J以疋兩位兀的控制訊號，用來控制各 I 一 Ϊ輸入端的輸入位元傳輸至對應的輸出單元°。這樣一 i換擇訊號CNTL，就可以控制格式 轉？電路42C=仃何種資料格式轉換―。舉例來說，在圖 一 A、一 B、二C及二D的資料格式轉換中，轉換後資料的位

569582 5·、發明說明（17) 等於待轉換資料中的位元Α5、Α0、Α1&Α〇;位元 BO輸出早兀對應之多工器，其標示為〇、卜2、3的輸入 蝠二，分別用來接收位元Α5、Α〇、Μ、Α〇。以此類推，位 兀Π Α至’。〇的w種資㈣式㈣中"分別 立 :二m'幻立“6’戶斤以位元a6輸出單元對應 =為6偽不為〇、卜2、3的輸入端，就分別用來接收位 =、士5、地端GND及位元A6。透過選擇訊號CNTL將多工 示為〇、卜2、3輸入端接收的輸入位元傳輸至對庫 =輸出單元，就分別能實現圖二Α至圖二时的資料格式g 、了。至於位兀控制電路6〇中的運算電路〇p3，是用來 ί ί 一 D中的邏輯運异0P ;另外位元控制電路6 0也能接收 =換控制訊號40中的控制位元c〇、C1，以實現圖二的 ^料格式轉換。 Α隹^習知技術的數位通訊系統中’是以微處理器依照指 7 ^式來進行傳輸率調整層的資料格式轉換。由於微處

理器的基本指令無法直接描述資料格式轉換，必須要以繁 巧$步驟才此元成資料格式轉換’不僅要佔用較多的處理 器 > 源’也會耗費較多的時間，並使資料處理的效率降 低’儲存指令集程式也要另外佔用系統中的記憶空間。相 f t下’本發明中則是以處理器負責資料緩衝，並特別另 設一硬體的資料格式轉換電路，專門用來進行資料格式轉 換。在以上的討論中，不論是格式轉疼電路4 2 A、4 2 B或是 4 2 C ’都此以位元控制電路中的佈線來直接實現各種資料

第21頁 569582 五、發明說明（18) ' 格式轉換，能對待轉換資料中 一時脈週期中就產生出轉換 資料袼式轉換的效率，也不备 存資料格式轉換的程式。根^ =式轉換電路能將資料格式轉 ，之九十，足證本發明優於習 討論的方便，資料格式轉換的 中所示為具體的例子，格式轉 =圖二A至二D中的資料格式轉 普遍運用於各種不同的資料格 圖二D中的例子。 的各個位元同步處理，在同 資料的各個位元，大幅增加 佔用處理器資源，更不必儲 相關數據顯示，本發明中的 換所耗用的時間大幅減少百 知技術之處。請注意’為了 四種型態是以圖二A至圖二D 換電路42A至42C也是用來實 換；但本發明之技術精神能 式轉換，並不限於圖二A至 施例’凡依本發明申請 皆應屬本發明專利之涵 以上所述僅為本發明之較佳實 專利範圍所做之均等變化與修 蓋範圍。 /

第22頁 569582 圖式簡單說明 圖式之簡單說明： 圖一為一典型數位通訊系統的邏輯架構示意圖。 圖二A至圖二D為圖一中不同型態資料格式轉換的示意 圖。 圖三為本發明傳輸電路的功能方塊示意圖。 圖四為圖三中格式轉換電路一實施例的電路示意圖。 圖五A至圖五D為圖四中各子格式轉換電路的電路示意 圖。 圖六為圖三中格式轉換電路另一實施例的電路示意 圖。 圖七A、七B為圖六中各子格式轉換電路的電路示意 圖。 圖八為圖三中格式轉換電路又一實施例的電路示意 圖。 圖式之符號說明： 10 數 位 通 訊 系統 12 層 協 定 14 實 體 層 16 傳 輸 率 調 整層 18 無 線 電 頻 道 20A 穿 透 資 料 20B 傳 真 資 料 20C 非 穿 透 資 料 20D 指 令 22A - 22C 格 式 轉 換 /資料 緩衝處理

第23頁 569582 圖式簡單說明 24 格式轉 換處理 30 傳 電 路 32A 處理器 32B 、42A-42C 格 式 轉 換 電 路 34 匯流排 36A 入 資 料 36B 輸出資 料 38A 待 轉 換 資 料 38B 轉換後 資料 40 轉 換 控 制 訊 號 40C 控制資 料 46A-46D 解 碼 器 50A 輸入單 元 50B 輸 出 單 元 52 正反器 52T 時 脈 端 54- 62 多工器 54C、 62C 選 擇 端 56A - 56D 、58A、 58B、 60 位 元 控 制 電 路 58 位元傳 輸電路 A' B 資 料 CNTL 選擇訊 號 CO' Cl 控 制 位 元 0P 邏輯運 算 A0 - A7、 B0-B9、 CrO-Cr2、 CwO-Cw2、Cs 位 元 F1- F[ F13、 F24子 格 式 轉 換 電 路 0P1 - 0P3 運算電 路 bus 一r 1 - bus_r 4， ^ bus_wl-l bus_w4、 bus_ rl3、 * bus_r24' bus 一 wl3 、bus_w24、 bus_: r" bus_w 致 能 訊 號

第24頁

Claims (1)

1. 569582 -------— 申凊專利範圍 一種傳輸電路 率接收一輸入資 該第一數量的第 ;該傳輸電路包 處理器，用來控 接收該輪入資料並 ;以及 格式轉換電路， 料產生一具有複數 含有： 複數個輸入單元， 位元； 複數個輸出單元， 輸出以做為該第二 位元控制電路， 間’用來根據該等 元傳輪的位元；其 的位元以不經過其 至一輸出單元，而 的首要位元（MSB， 目’以及該輸出單 之間的位元數目， 而該處理器另可根 料 個 ’用來以單位時間第一數量個位元的傳 料，並可根據該輪入訊號以單位時間異 二數量個位元的傳輸率輸出一輸出資 含有： 制該傳輸電路的運作，其中該處理器可 對應地產生一具有複數個位元的第一資 電連接於該處理器，用來根據該第一資 個位兀的第二資料，該格式轉換電路包 各輸入單元用來接收該第一資料的 各輸出單元接收一位元後，可將該位元 資料中的一位元··以及 電連於該等輸入單元及該等輸出單元之 輸入單元接收的位元產生該等以輸出單 中該位元控制電路可將一輪入單元接收 他輪入單=及其他輸出單元的方式傳輸 在該輸入單元接收的位元與該第一資料 Most SignifiCant Bit)之間的位元數 元傳輸的位元與該第二資料的首要位元 兩位元數目係實質相異； 據該第二資料依序f生該輸出資料。

   第25頁 569582 六、申請專利範圍 2. 如申請專利範圍第1項之傳輸電路，其中該處理器另可 將該第一資料或該第二資料緩衝處理，以根據該第二資料 將該輸出資料以每單位時間第二數量個位元的傳輸率輸 出。 3. 如申請專利範圍第1項之傳輸電路，其中該位元控制電 路包含有一運算電路，電連於該等輸入單元及該等輸出單 元之間，用來依照一預設的法則將該等輸入單元接收的位 元進行邏輯運算以產生該等輸出單元傳輸的位元。 4. 如申請專利範圍第1項之傳輸電路，其中該位元控制電 路包含有一位元傳輸電路，用來將一預設位元的資料傳輸 至一輸出單元。 5. 如申請專利範圍第1項之傳輸電路，其中該位元控制電 路可同時將兩個不同輸入單元接收的位元分別傳輸至兩個 不同的輸出單元。 6. 如申請專利範圍第1項之傳輸電路，其另包含有一匯流 排，連接於該處理器及該格式轉換電路之間，用來傳輸該 處理器及該格式轉換電路間往來的資料。 7. —種實現數位通訊系統中傳輸率調1層功能的電路， 該電路可接收具有一第一傳輸率的輸入資料、並依據該輸

   569582 六、申請專利範圍 入資料輸出具有一第二傳輸率的輸出資料，該電路包含： 一處理器，用來控制該電路的運作，該處理器可接收該輸 入資料並對應地產生一具有複數個位元的第一資料；以及 一格式轉換電路，電連接於該處理器，用來根據該第一資 料以及來自該處理器之一轉換控制訊號，以形成一第二資 料並回傳至該處理器； 其中該處理器根據該第二資料以輸出該具有第二傳輸率的 輸出訊號。

   8.如申請專利範圍第7項之電路，其中該該格式轉換電路 包含有： 複數個輸入單元，各輸入單元用來接收該第一資料的一個 位元； 複數個輸出單元，各輸出單元接收一位元後，可將該位元 輸出以做為該第二資料中的一位元：以及

   一位元控制電路，電連於該等輸入單元及該等輸出單元之 間，用來根據該等輸入單元接收的位元產生該等以輸出單 元傳輸的位元；其中該位元控制電路可將一輸入單元接收 的位元以不經過其他輸入單元及其他輸出單元的方式傳輸 至一輸出單元，而在該輸入單元接收的位元與該第一資料 的首要位元（MSB，Most Significant Bit)之間的位元數 目，以及該輸出單元傳輸的位元與該第二資料的首要位元 之間的位元數目，兩位元數目係實質瓦異。

   第27頁 569582 六、申請專利範圍 9.如申請專利範圍第7項或第8項之電路，其中該處理器 另可將該第一資料或該第二資料緩衝處理，以根據該第二 資料將該輸出資料以該第二傳輸率輸出。 1 0.如申請專利範圍第7項或第8項之傳輸電路，其另包含 有一匯流排，連接於該處理器及該格式轉換電路之間，用 來傳輸該處理器及該格式轉換電路間往來的資料。 1 1.如申請專利範圍第8項之電路，其中該位元控制電路 包含有一運算電路，電連於該等輸入單元及該等輸出單元 之間，用來依照一預設的法則將該等輸入單元接收的位元 進行邏輯運算以產生該等輸出單元傳輸的位元。 1 2.如申請專利範圍第8項之電路，其中該位元控制電路 包含有一位元傳輸電路，用來將一預設位元的資料傳輸至 一輸出單元。 1 3.如申請專利範圍第8項之電路，其中該位元控制電路 可同時將兩個不同輸入單元接收的位元分別傳輸至兩個不 同的輸出單元。

   第28頁