TWI222011B - Memory shared between processing threads - Google Patents

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TWI222011B
TWI222011B TW090100117A TW90100117A TWI222011B TW I222011 B TWI222011 B TW I222011B TW 090100117 A TW090100117 A TW 090100117A TW 90100117 A TW90100117 A TW 90100117A TW I222011 B TWI222011 B TW I222011B
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Description

^22011 A7 ^^ -------B7________ 五、發明說明（1 ) 發明背景 本發明相關於在處理線串間共享的記憶體。 —電腦線申爲一執行工作的電腦指令序列及流出。—電 腦線串結合一組的資源及關聯。 發明概要 在本發明的一般觀點中，一種方法包含包含藉由第—處 理器將一資料推進一堆疊而由第二處理器將此資料擊出 堆疊。 本發明的優點與其他特色將由下面的説明及申請專利範 圍變得明顯。 圖示簡述 圖1爲採用以硬體爲基礎的多線串處理器之系統方 圖。 ' 圖2爲採用圖1以硬體爲基礎的多線串處理器之微引擎的 方塊圖。 圖3爲顯示在圖1及2微引擎上執行的兩個線串的指令集 方塊圖。 1 圖4爲圖1顯示所選擇包含堆疊模組之處理器的子系統的 系統簡化方塊圖。 圖5 A爲顯示圖4堆疊模組的記憶體元件方塊圖。 圖5 B爲顯示圖4堆疊模組替代實做的記憶體元件方塊 圖。 圖6 A爲從圖5 A 1己憶體元件擊出資料的處理之流程圖。 圖6 B爲顯示在圖6 A的擊出處理後圖5 A的記憶體元件的 -4- ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) "------- (請先閱讀背面之注音？事項再填寫本頁} 1_1 ϋ I —Mi I ϋ ϋ - · ϋ ·ϋ ϋ 1 ·ϋ .1 ^1 I ϋ ^ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 1222011 A7 __Β7_______ 五、發明說明（2 ) 方塊圖。 圖7 Α爲將資料推到圖6記憶體元件的處理流程圖。 圖7 B爲顯示在圖7 A的推入處理後圖6 B的記憶體元件方 塊圖。 圖8爲顯示用來實做一堆疊模组之兩堆疊的記憶體元件 方塊圖。 詳細説明 參考圖1，一系統1 0包含一平行的，以硬體爲基礎的多 線串處理器1 2。硬體爲基礎的多線串處理器1 2連結到一 匯流排1 4、一記憶體系統1 6及一第二匯流排1 8。此匯流 排14符合周邊元件互連界面，版本2.1，1995年6月1日制 定的（PCI)。此系統1 0對於可分解爲平杆子工作或功能的 工作特別有11。特定的硬體爲某读的吝绐电處理器1 2對於 頻寬導向的工作比對延遲導向的右用。冲·麻骑鼠基礎的多 線串處理器1 2有多個微引螫2 2，矣一個有多個硬體控制 的線串，其可以同時的作用祐獨立的執行一工作。 此硬體爲基礎的多線串處理器1 2.還包含中央控制器 2 0，其協助載入微程式碼控制硬體爲基礎的多線串處理器 12的其他資源並執行其他一般目的的電腦形態功能，例如 處理通訊協定，例外處理以及封包處理的額外支援，在那 裡微引擎將封包傳出做更詳盡的處理，例如邊界條件。& 一具體實例中’這個處理器20爲strongArm (TM)(StrongArm爲ARM有限公司的註册商標，英國）爲美 礎的架構。此一般目的的處理器2 0有一作業系統。透過這 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
ϋ ϋ ϋ ki— ϋ ftn ^ · ϋ ·ϋ ΚΜϋ Βϋ n ϋ ϋ I ρ 122201 i A7 B7 五、發明說明（3 經濟部智慧財產局員工消費合作社印製 個作業系統，此處理器2 0可呼叫在微引擎22a-22f運作的 函數。此處理器2 0可以使用任何支援的作業系統，最好是 即時的作業系統。針對以StrongArm架構實做的核心處理 器’作業系統例如，Microsoft NT real-time 及 VXWorks 及 uC/OS，可以使用一個可在網際網路上httn://www.i]nn.-取得的免費作業系統。 硬體爲基礎的多線串處理器丨2還包含複數個功能性的微 引擎22a-22f。功能性的微引擎（微引擎3)22心22£每一個在 硬體中維護複數個程式計數器以及與此程式計數器有關的 狀態。實際上，對應的複數個線串集可以同時在每一個微 引擎22a-22f作用，而在任一時間點上只有一個實際在運 作0 在一具體實例中，如顯示的有六個微引擎22a-22f。Each 微引擎22a-22f有能力處理四個硬體線串。此六個微引擎 22a-22f操作共用的資源，包含記憶體系統1 6以及匯流排 界面2 4及2 8。此記憶體系統1 6包含一同步的動態隨機存 取記憶體（SDRAM)控制器2 6 a以及靜態隨機存取記憶體 (SRAM)控制器2 6b。SDRAM記憶體1 6 a及SDRAM控制器 2 6 a通常用來處理大量的資料，例如，處理來自網路封包 的網路裝載物。此SRAM控制器2 6 b及SRAM記憶體1 6 b係 用在低延遲、快速存取工作的網路實做，例如，存取查閲 資料表，核心處理器2 0的記憶體等等。 這六個微引擎22a-22f根據此資料的特徵或存取SDRAM 16a或SRAM 16b。因此，低延遲、低頻寬的資料儲存在 6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) % n ϋ n n n ϋ ϋ·"-口t _ ϋ ·ϋ n n -ϋ .1-1 n 1 ρ 經濟部智慧財產局員工消費合作社印製 1222011 A7 B7__ 五、發明說明（4 ) SRAM中及從之取出，反之延遲較不重要的較高頻寬資 料，儲存在SDRAM中及從之取出。此微引擎22a-22f可以 對SDRAM控制器2 6 a或SRAM控制器1 6 b執行記憶體參考 指令。 硬體多線串的優點可由SRAM或SDRAM記憶體存取加以 説明。如一範例，來自微引擎的一 Thread_0的SRAM存取 要求，將使得SRAM控制器2 6 b起始對SRAM記憶體1 6 b的 存取。此SRAM控制器控制SRAM匯流排的屬性，存取 SRAM 16b，從SRAM 16b取回資料，並將資料傳回到一要 求微引擎22a-l2b。在SRAM存取期間，如果微引擎例如， 2 2 a只有單一個線串可以運作，該微引擎在資料從SRAm 傳回前將會處於閒置狀態。藉由在每一個微引擎22a-22f内 採用硬體關聯交換，此硬體關聯交換可以讓獨一程式計數 器的其他關聯在該相同的微引擎中執行。因此，另一個線 串，例如，Thread一1可以在第一線串，例如，Threa(L〇， 在等待讀取資料傳回的同時工作。在執行期間内，
Thread」可以存取SDRAM記憶體16a。當Thread」在 SDRAM單元上運作，而Thread—(^+SRAM單元運作時，一 新的線串’例如，Thread一2可以在微引擎22a中運作。 Thread」可以運作一特定時間量，直到它需要存取記憶體 或執行某些其他長延遲時間的動作，例如存取一匯流排界 面。因此，同時的，處理器丨2可以有一匯流排動作， SRAM動作及SDRA1V[動作全部都完成或是對一微引擎22a 運作並且還有一個線串可以在此資料路徑中處理更多工 本紙張尺度適用中國國家標準（CNS)A4規格Ιο x 297公6 (請先閱讀背面之注意事項再填寫本頁) %· . 1222011 A7 B7 五、發明說明（5 ) 作〇 此硬體關聯又換還將工作的完成同步化。例如，兩個線 串可以擊中相同的共用資源，例如SRAM。這些分別功能 單元的每一個，例如FBUS界面28、SRAM控制器26&及 SDRAM控制器26b，在其完成要求的工作時從其一微引擎 、、泉串關聯回粮一旗標通知一動作的完成。當此微引擎接收 到此旗標時，此微引擎可以決定要打開那一個線串。 硬體基礎的多線串處理器12應用的一個範例是網路處理 器。在做爲網路處理器時，此硬體基礎的多線串處理器12 界接到網路裝置，例如媒體存取控制器裝置，例如1〇/1〇〇
BaseT Octal MAC 13a或是Gigabit乙太網路裝置1 3b。此
Gigabit乙太網路裝置丨3b符合IEEE 8〇23z標準，1998年6 月認可的。大體上，在做爲網路處理器時，硬體基礎的多 線串處理器1 2可以界接任何形態的通訊裝置或是接收/送 出大量資料的界面。在一網路應用中工作的通訊系統丨〇可 以接收複數個網路封包從裝置i3a、13b並以平行方式處理 那些封包。利用此硬體基礎的多線串處理器12，每一個網 路封包可以獨立的被處理。 處理器1 2用途的另一個範例是後記處理器的印表引擎或 是儲存子系統，也就是RAID磁碟儲存的處理器。另一用 途是配對引擎。以證券業爲例，電子交易的到來需要使用 電子配對引擎來配對買方與賣方的訂單。這些及其他工作 的平行形態可以在系統1 〇中完成。 此處理器1 2包含一匯流排界面2 8，其連接處理器與第 8- 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) %- 訂---------_' 經濟部智慧財產局員工消費合作社印製 1222011 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6 ) 二匯流排1 8。在一具體實例中的匯流排界面2 8連結處理 器1 2與所謂的FBUS 18(FIF0匯流排）。此FBUS界面2 8負 責控制與界接處理器12與FBUS 18。此FBUS 18爲64-位元 寬的FIFO匯流排，用來界接媒體存取控制器裝置。 此處理器1 2包含第二屆面，例如p c I匯流排界面2 4，其 連結在P CI 14匯流排上的其他系統元件與處理器1 2。此 P C I匯流排界面2 4 ’提供到記憶體1 6，例如，SDRAM記 憶體1 6 a的高速資料路徑2 4 a。透過該路徑資料可以藉由 直接記憶體存取（DMA)轉移快速的從SDRAM 16a通過PCI 匯流排1 4。硬體基礎的多線串處理器1 2支援影像轉移。 此硬體基礎的多線串處理器1 2可以採用複數個d Μ A通 道，如此在其中一個D Μ A轉移標的爲忙碌時，另一個 DMA通道可以替代此pci匯流排來遞送資訊到另一個標 的來維持處理器1 2的高效率。另外，此p c I匯流排界面 2 4支援標的及主控操作，標的操作爲匯流排1 4上的附屬 裝置透過附屬至標的操作的讀取與寫入來存取SDRAMs的 操作。在主控操作中，處理器核心2 〇.直接送出資料到p c工 界面24或直接從之接收資料。 每一個功能單元連結到一或多個内部匯流排。如下面説 明的，内部匯流排爲雙，3 2位元匯流排（也就是，一個匯 流排用來讀取一個用來寫入）。硬體基礎的多線串處理器 1 2係架構來讓處理器1 2内的内部匯流頻寬的加總超過連 接到此處理器1 2的外部匯流排頻寬。此處理器丨2包含一 内部核心處理器匯流排3 2，例如A S B匯流排（高等系統匯 -9 - (請先閱讀背面之注意事項再填寫本頁) -½½. 訂--------- ,· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1222011
五、發明說明（9 資料爲有效的或已送出。轉移暫存器庫7 8及8 ο都經由資 料路徑連接到執行方塊（ΕΒ〇χ)76。在一實做中，此讀取轉 移暫存器有64個暫存器及寫入轉移暫存器有64個暫存 器。 參考圖3 ’處理器12有分別在微引擎22a及22b中執行 的處理線串4 1及4 2。在其他的例子中，線串4 1及4 2可以 在相同的微引擎中執行。此處理線串可以共用或不共用其 間的資料。例如，圖3中，處理線串41接收資料43並加以 處理來產生資料44。處理線串42接收並處理資料44來產 生輸出資料45。線串41及42同時作用。 因爲微引擎22a及22b共用SDRAM 16a及SRAM 16b(記憶 體），一個微引擎22a可能需要指定記憶體區段做排它的使 用。爲有助於有效的分配記憶體區段，此Sdram記憶體 分割承記憶體區段，參考爲緩衝器。緩衝器中的記憶體位 置共用一共同的位址前置，或指標器。此指標器被處理器 用作緩衝器的識別。 目前未被處理線串使用的緩衝器指標器藉由將此指標推 入到間置的記憶體堆疊來管理。一線串可以藉由將一指標 擊出此堆登來分配一緩衝器給此線串使用，並利用使指標 來存取對應的緩衝器。當一處理線串不再需要一分配給此 處理線串的緩衝器’此線串將此緩衝器指標推入到此堆疊 讓其他線串可以使用此緩衝器。 線串41及42有處理器指令集46、47其分別包含一 ••PUSH” 46a及一，TOP” 47A指令。在執行或此，，pusH"i 此 -12 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） Γ睛先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1222011
五、發明說明（12 ) 經濟部智慧財產局員工消費合作社印製 邏輯將指定SRAM中的一記憶體位置來儲存單元的資料（資 料），其被推入到堆疊上。推入堆疊的資料可以是文字、 數字資料或甚至是另一個記憶體位置的位址或指標。 參考圖6A，要將資料擊出儲存在SRAM暫存器中的 堆疊，線串42執行1〇 i指令”P〇P #1，，。此擊出指 擎22指令集的部份。此擊出指令在匯流排”上傳送到控 制邏輯51做堆疊的處理。控制邏輯51解碼1〇2擊出^ 令。此控制邏輯還決定丨03暫存器，其包含在指令中參考 的堆疊指標，根據擊出指令的引數。因爲擊出指令的引數 爲"#i"，對應的暫存器爲（51。此控制邏輯51傳回1〇4，Qi 暫存器的内容，到處理線串42的關聯。圖5 A的堆疊將傳 回"OxC5"。處理線串42接收107，qi暫存器的内容，其爲 ”OxC5n，並利用1 〇 8接收到的内容來存取來自對應堆疊緩 衝器6 1 b資料，藉由將後置附加到内容中。 控制邏輯27讀取1〇5，儲存在（^丨暫存器中的位址（〇xC5) 的内容（OxAl)。控制邏輯27儲存1〇6，在Qi暫存器中的 讀取内容（OxAl)來指示0xC5已從堆疊中移除而〇χΑ1現在是 堆疊頂的資料項。 參考圖6 Β ’將説明在圖6 Α動作後堆疊的狀態。如所 不’暫存器Q 1現在包含位址〇χΑ1，其爲先前堆疊上第二 個資料項的位址。另外，先前堆疊緩衝器6丨b的位置（圖 5A中）現在疋處理緩衝器65，其被線串42所用。因此， 線串42已將堆疊緩衝器61b從堆疊6〇中移除並配置緩衝器 6 1 b供自己使用。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 訂！——擎jtL. 1222011
經濟部智慧財產局員工消費合作社印制衣 五、發明說明（13 ) 參考圖7 A ’將説明把緩衝器加到堆疊中的處理。線串 41將處理緩衝器62(顯示在圖6B中）推到堆疊上，藉由執 行2 0 1指令"PUSH # 1 ΟχΟ 1 ”。引數〇χ〇!爲緩衝器6 2的指 標’因爲它是緩衝器中位置的位址空間共同的前置。此推 入指令在匯流排5 5上傳送到控制邏輯5 1。 在接收到推入指令時，控制邏輯5 1解碼2 〇 2指令並決定 203，對應此指令的SRAM暫存器，根據推入指令的第二 個引數。因爲此第二個引數爲”#1”，此對應暫存器爲Q1。 此控制邏輯5 1從推入指令的第三個引數（〇χ〇1)決定出要推 入的位址。此控制邏輯決定2 〇 5，Q 1暫存器的内容，藉由 謂取暫存器位置的値。此値OxAl爲圖6Β堆疊中Q1暫存器 的内谷。此控制邏輯儲存206，Q1暫存器内容（〇xai)在位 址爲推入位址（0x01)的SRAM位置中。此控制邏輯接著儲 存207，推入位址（0x01)在qi暫存器中。 參考圖7 B，將説明在圖7 A動作後的堆疊内容。如示， 此SRAM暫存器Q 1，包含堆疊上第一位置的位址，現在爲 0x01。堆疊上第一位置的位址也是堆疊緩衝器6 t d的位 址，其先前爲線串4 1使用的處理緩衝器6 2。此位置 OxAl，其爲堆疊上第一資料項，現在是堆疊上的第二資料 項。因此，線串41將堆疊緩衝器61 d加到堆疊，使之可分 配給其他線串。線串4 2可稍後配置此堆疊緩衝器6丨d給自 己使用’藉由將之擊出堆疊，如之前圖6 a説明的。 參考圖8’弟一堆疊60b(虛構中顯示的）可以實做在相同 的堆疊模組中，藉由使用第二SRAM控制暫存器來儲存第 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) ' ----------- (請先閱讀背面之注意事項再填寫本頁) i 一 -------訂---------^w.

Claims (1)

1222011 益_正替換頁I D8]££^么月"且j 第0901001 π號專利_請案 土文申年6月） 申Μ專利範圍 1. 一種操作處理線串之方法，其包含： 由：-處徑線串將_資料推入到一堆叠上，·以及 由第二處理線串將此資料擊出堆疊。 2·如申請專利範圍第1项的方法’其中此推入包含： 引：弟―線串上執行—推入命令，此推入命令至少有— 決定目前堆疊資料的指標， 決疋與此推入命令引數結合的位置， 將決定出的指標儲存在此決定的位置， 標\ η ^ Λ疋出位^結合的指標，目前堆疊資料指 3. 如二請專利範圍第2項的方法，其中衫—位置包各·· 解碼此推入命令。 ° 4. 如申請專利範圍第2項的方法，其中決定_位 · 的 位7擊出命令的引數儲存在與此推入命令引數;合 理 5·如申請專利範圍第2項的方法，其中該推入命 器命令以及作業系統呼叫中的至少一個。 7疋處 6·如申請專利範圍第丨項的方法，其中擊出包& · 由第二處理線♦執行擊出命令， 口 決定出目前堆疊資料的指標， 將決定出的指標傳回第二處理線季， 從結合目前堆疊資料指標的位置取回前 的指標，以及 再®貝枓 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董） 2 2 2
將取回的指標指定為目前堆疊資料的指標。 7·如申請專利範圍第6項的方法，其中結人 σ曰則堆疊資料 才曰fe的位置為其位址等於此目前堆疊资 i貝' 枓指標值的位 置。 8.如申請專利範圍第6項的方法，其中結人_ σ㈢則堆璺資料 指標的位置為其位址等於一差異值與目 堆®資料指標 值的和足位置。 9·如申請專利範圍第6項的方法，其中擊出命令為處理哭 指令或作業系統呼叫中的至少一個。 ^ 10·如申請專利範圍第1項的方法，其還包含·· 裝 儲存資料在記憶體缓衝器中，其可利 4用推入到此堆疊 上的資料的緩衝器指標來存取。 11.如申凊專利範圍第1項的方法，其還包含： 利用此擊出資料作為緩衝器指標來存取儲存在記憶體 緩衝器的資訊。 Κ 12·如申清專利範圍第1項的方法，其還包含： 將弟一資料推入到堆©上的第三處理線串。 13·如申請專利範圍第1項的方法，其還包含： 擊出堆疊第二資料的第三處理線串。 14. 一種多線串系統，其包含： 一堆疊模組，其藉由將之推入到堆疊中儲存資料而處 理線串可以藉由將資訊擊出此堆疊來取回資訊， 一第一處理線串，其有包含至少一個將資料推入堆疊 上的命令之第一命令集，以及 -2- 本纸張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 六、申請專利範圍 個將資料擊出堆叠 其中第一與第二處理線 其中第一與第二處理線 其中分別的處理引擎係 其中此堆疊模組及此處 其中此第一與第二命令 一第二處理線•，其有包含至少 的一命令之第二命令集。 如申請專利範圍第丨4項的系統 串在單一處理引擎上執行。 16.如申請專利範圍第丨4項的系統 争在分別的處理引擎上執行。 17·如申請專利範圍第丨6項的系統 貫做在相同的積體電路上。 18·如申請專利範圍第1 4項的系統 理線串係在相同的積體電路上。 19.如_請專利範圍第1 4項的系統 集為處理器指令集與作業系統指令集的至少一個 肌如申請專利範圍第14項的系，统，其還包含匯流排界面 用在至少一個處理線串與此堆疊模組間的通訊。 21· —種堆疊模組，其包含： 控制邏輯，其回應來自至少兩個處理線串的命令，出 控制邏輯儲存資料在堆疊結構上來回應推入命令γ並孩 堆疊取回資料來回應擊出命令。 P 7 ^ 22·如申請專利範圍第2 }項的堆疊模組，還包含一釺人堆黑 上的最近儲存資料的堆疊指標。 & 23.如_請專利範圍第22項的堆疊模組，還包含與堆疊上第 一'貝料結合的記憶體位置，此第二記憶體位置包本· 一與第二資料結合的指標，其在該第1料=诸存在 堆疊上。 -3-
本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
1222011 六、申請專利範圍 24. 如申請專利範圍第2 2項的堆疊模組，還包含結合第二堆 疊上最近儲存的資料的第二堆疊指標。 25. 如申請專利範圍第2 2項的堆疊模組，其中此堆疊指標為 一暫存器或處理器。 26. 如申請專利範圍第2 3項的堆疊模組，其中該記憶體位置 包含SRAM記憶體。 27. 如申請專利範圍第2 1項的堆疊模組，其中命令為處理器 指令。 28. 如申請專利範圍第2 1項的堆疊模組，其中命令為作業系 統指令。 29. —種包含儲存電腦邏輯之電腦可讀取媒體的物件，此電 腦邏輯包含： 一堆疊模組，組態來儲存來自第一處理線串的資料， 藉由將資料推入到堆疊上並為第二處理線串取回此資 料，藉由將資料擊出堆疊，此堆疊模組回應第一處理線 串的命令將資料儲存在堆疊上以及第二處裡線串命令來 從堆疊取回資料。 30. —種包含儲存電腦可執行指令之電腦可讀取媒體的物 件，此指令使得處理器： 儲存來自第一處理線串的資料，藉由執行一指令來將 資料堆入到堆疊上；以及 為第二處理線串取回資料，藉由執行指令將資料從堆 疊擊出供第二線_使用。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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