TWI236221B

TWI236221B - Method and device for generating a clock signal having predetermined clock signal properties

Info

Publication number: TWI236221B
Application number: TW092129622A
Authority: TW
Inventors: Wolfgang Furtner
Original assignee: Koninkl Philips Electronics Nv
Priority date: 2002-10-25
Filing date: 2003-10-24
Publication date: 2005-07-11
Also published as: DE10249886A1; US20050200393A1; JP2006504303A; TW200419910A; DE50304162D1; CN100356688C; DE10249886B4; EP1554803A2; US7126407B2; JP4166756B2; CN1703830A; WO2004038918A3; EP1554803B1; AU2003294698A1; WO2004038918A2

Description

1236221 玫、發明說明：【發明所屬之技術領域】本&明係關於用於數個不同時脈訊號之一數位人 (::，位時脈合成)的一系、統，特定言之，係關於用= 具有預定時脈訊號性質之一時脈訊號的一方法及裝置， =在此特定言之，係關於用以產生具有幾乎任何想要的頻率及-想要的工作循環之一時脈訊號的一方法及一裝傳”先上，獨立時脈訊號係採用熟知的類比時脈合成方法而產生’其中傳統上使用複數個pll(pll=鎖相迴路）。此類傳統方法有缺點，在此總體抖動分配較高而且時脈準確度有限’因為傳統類比PLL受限於由PLL除法器元件接納的離散頻率。傳統方法之進-步缺點為，所用的類比電路需要複數個電路區塊，因此電路複雜性較高。此外，可以在— 單一晶片上實現的PLL之數量有限，因而可用獨立時脈訊號之數量也有P艮。而且傳、统方法之一進一步的缺點$，對於使用傳統類比方法的該等PLL之每個而言，必須提供_相關外部類比電源。用於類比電路之設計費用較高。歐洲專利EP 1 137 188 A2說明一數位PLL，其中僅選擇一多相時脈之個別脈衝，該等脈衝控制一觸發正反器，該正反器後來產生具有一 50%工作循環之一時脈。使用具有一數位相位比較器之一「傳統」PLL。一相位比較同步/合成同步（sync/synth.sync)引起樣本時脈之相位及頻率的_重

O:\88\88799 DOC 1236221 複後控制。可以產生具有—二進位可程式頻率、卫作循環' 相位之（數個）時脈，該相位具有—同步時脈之任何準確度 (非偶數整數）倍數。【發明内容】本發明之目的係提供一改良方法及一改良裝置，用以產土具有預定時脈訊號性質之時脈訊號，該等性質能防止先所技術中以上所說明的缺點。 ▲達到此目的係藉由如申請專利範圍第"員之方法及如申請專利範圍第1 0項之裝置。本务明提供用以產生具有預定時脈訊號性質之時脈訊號的方法’該方法包括以下步驟： ⑷提供複數個具有實質上相同頻率及分別不同相位關係之時脈訊號，每個關係係關於一主時脈訊號；及 (b)根據一控制訊號（其係視要產生的時脈訊號而提供）從忒等複數個提供的時脈訊號選擇預定時脈訊號，並組合該等選擇時脈訊號以便產生該時脈訊號。本發明進一步提供用以產生具有預定時脈訊號性質之時脈訊號的裝置，該裝置包括：多相位時脈產生器，用以提供一般具有相同頻率及不 5才位關係之複數個時脈訊號，每個關係係關於一主時脈訊號；及一相位重疊單元，該單元根據一控制訊號（其係視要產生的時脈汛號而提供）從該等複數個提供的時脈訊號選擇預疋時脈訊號，並組合該等選擇時脈訊號以產生該時脈訊號。

O:\88\88799.DOC 1236221 訊J日士，？：之/父佳具體實施例，當組合該等選擇時脈組合°才、σ亥等脈衝係與該等選擇時脈訊號之-高邏輯位準輯：準有—脈衝的時脈訊號，該脈衝具有-高邏疋脈衝長度。採用該提供的控制訊號，可以具有—高邏輯位準的該等個別脈衝之持續時間、具有低邏輯位準的該等個別脈衝之持續時間及脈訊號的脈衝列之开，狀。且古▲ 座生之-亥％ /狀具有一咼邏輯位準的一脈衝之最短持續時間係在此、 ’、為’/、有該主時脈訊號之一高邏輯位，的脈衝之持續時間，而具有一低邏輯位準的一脈衝之取短持續時間係由所達到的相位解析度決定。該控制訊號最好包純數個致動訊號，其中—致動訊號係k供用於複數個時脈訊號之每個，而且其中該等致動訊號係延遲提供以便設定同等物之一方向，從而保證要產生的夺脈。fl號之預疋時脈訊號性質。該等致動訊號最好係以一㈣訊號序列之形式而提供’以產生具有-預定頻率及預定工作循環之—週期性時脈訊號。該致動序列係採用一主要邊緣内插器、一次要邊緣計算器及一相位致動單元而產生’其中該主要邊緣内插器分別決定要產生的時脈訊號中之前邊緣的-時間點或一暫時位置（時間戮記），其中該次要時脈計算器根據該前邊緣之該時間點產生要產生的時脈訊號中之後邊緣的—時間點，而且其中該相位致動單元根據該前邊緣之該時間點並根據該後邊緣之該時間點產生該致動訊號序列。一時間戳記係由一主時脈循環及一子循環時間之一序列

O:\88\88799 DOC 1236221 號（該主時脈+該主時脈之區段的整數倍）設定。依據本發明之一進一步的較佳具體實施例，產生同步時 fl ^虎其中在此與该同步訊號有關的一定義相位及頻率係與要產生的時脈訊號關聯，其中一邊緣偵測單元係額外提供以偵測該同步訊號中的訊號狀態變化，從而產生一邊緣圖案。採用一邊緣位置解碼器，可以決定具有一預定極性的邊緣（即上升或下降邊緣）係在該邊緣圖案中。採用一時脈參數計算器，根據該同步訊號之決定邊緣，可以決定要產生的同步時脈訊號之週期及相位，而且隨後採用該主要邊緣内插器、該次要邊緣計算器、該相位致動單元及該相位覆蓋單元，可以產生該同步時脈訊號。依據本發明之一進一步的較佳具體實施例，該產生時脈訊號之週期係在頻譜範圍調變，以獲得一展頻時脈訊號，其中藉由在每個時脈訊號循環後採用一展頻内插器，引起忒產生週期增加一預定數值，直至達到一上限。隨後，引起该週期減小一預定數值，直至達到一下限。此係循環重依據本發明之一進一步的較佳具體實施例，可以產生一任意時脈（任意時脈合成）。依據此更一般的方法，任意數量的時脈可以藉由相同多相位時脈訊號而合成，其中時脈輸出之波形可以視同步訊號之一任意數量而定。在此具體實施例中，提供一主時脈計數器，其係在每個主時脈循環中支曰加，因此形成一共同時間參考系統。藉由採用此參考，時間截§己可與總體時脈產生系統中的每個實際事件或每個

0 \88\88799 DOC 1236221 :設事件(例如上升或τ降邊緣)關聯。為了表達離散主時脈事件之間的事件之暫時位置，可以使用幾乎

區段。干’ K 時間戳記係與外部同步事件 ^ u t 升邊緣及下降邊緣關 %’但疋也與潛在複雜及無規律時脈訊號之邊緣位置關聯。該抽象用語「時間戳記」使 ^ m lL _ 守’ 1千了以侍到算術處因此可以計算任意時脈形狀，而且可以W產生具有相互^的及與外部事件之間的一預定關係之時脈訊號。依據本發明’也可以根據步驟⑷中提供的時脈訊號產生複數個獨立時脈訊號。入因此本發明提供—系統，用於不同獨立時脈訊號之數位 &成卿=數位時脈合成）。使用具有—固定頻率的一時脈 «之多相位’作為—共同基底用於所有合成時脈訊號。依據本叙明，知用此方法合成的時脈訊號係實質上比採用 -傳統類比時脈合成方法所獲得的可比時脈訊號更穩定。與以上所說明的傳統方法形成對比，數位時脈合成⑴cs) 之發明概念使該等時脈可以覆蓋，以產生具有一可變工作循環之所想要的時脈脈衝。依據本發明，並非量測該傳統迴路’而係量測該同步事件之時間點並將該時間點與僅「虛擬」出現的-理想同步事件比較。依據本發明，在虛擬同步比較中出現的相位錯誤係準確地在數量上決定，而該理想時脈係「計算」並立即產生。在先別技術中缺少通用時間戳記之概念，該概念使以下文法成為可此·將相互關聯的事件純分析地置於整個系統

O:\88\8H99.DOC 1236221 中。因此可以省略具有一傳统寻、、死设路之以上說明的方法。特疋吕之，本發明之進一半 # 乂的板點係出現在使用數個時脈靶圍的一晶片上之系統中。 m ^ χ 除此以外，本發明也採用相同方法提供同步時脈訊號，特 μ 疋吕之，其中可以產生一時脈以對類比訊號進行取樣，誃 σ χ等類比矾號具有與一低頻率冋y汛號有關的一可程式工作邛彳盾％及一可程式相位。依據本發明之進一步的優 ^ ^ 幻伙點，技術之可能實施係作用在杈、、、。構上，其中將一組簡單门早私準化模組用於可適合任一 '用讀料脈合成，從而導致可制度之-很高程度。數：ί明數位時脈合成提供傳統類比時脈合成所沒有的複數個優點。改良的時脈抖動··依據本、方又月可以產生具有一固定頻，員率具有一很低抖動位準)之一多相時脈，因此即使 -有由相絲度弓丨人的額外抖動，總體抖動也優於可由一傳統多頻率PLL達到的抖動，改良的時脈準確度：依據本發明，取決於參考頻率（即兮主時脈訊號之頻率)，可以產生任一目標頻率，其中平均頻率之準確度僅由該等所用的内插器之位μ度限制。之下傳統類比PLL係、受限於由pLL除法器元件的離散頻率。 *巧 ’類比電路之數量係減少塊，而且電路複雜性係轉標準化及自動化測試方法減少的測試努力：依據本發明為幾個簡單及標準化的電路區移至依據本發明的數位零件，可用於該等零件，

O:\88\88799.DOC -10- 1236221 片之更加合成的時脈訊號：傳統上，根據曰片分許對PLL之數量進行限制，虞日日片允仃制依據本發明此限制現已取消，因為獨立時脈訊號可自—個而且相同虹導出， -減小㈣區域：因為電路複雜性係偏移至電件，與傳統方法相比，可以從邏輯電路之高密度”得優點，該等電路可以採用子微米處理而獲得，- 減少的接針數：_比似需要—規定數量的外部類比電源，但是依據本發明該等電源之數量可以減少，因為僅一個具有固定頻率之PLT在田认π 一、、认係用於所有獨立時脈訊號， -減少的類比設計努力··僅雲刀僅而目又计幾個相對簡單的類比區塊’而且纟亥專區塊可方；：(：日p] 4士 1 ^ J隹相同技術中再用於任一晶片， -較佳的模擬/仿真覆蓋率：因為電路結構之較大部分移入

數位設計範圍，採用_數位模擬及仿真可以覆蓋之一較高百分比，以及 A "電路之設計靈活性：草一 fli ^ . 系時脈汛號之合成可以在硬體中設計成很具有f活性，而且後來可以調整精料脈特性以獲得一最佳性能或避免錯誤。該數位訊號合成之-進一步的優點為，採用每個改採用每個新數位技術’可藉由該數位時脈訊號合成而獲得改良性能及改良準確度。該數位時脈訊號中的主要參數係為了改良該多相位時脈訊號之相位準確皮。利用該數位範圍内的所有時脈訊號參數之後，因此可以主動採用很靈活的方法來調整—時脈訊號以滿足固定需要。許多新應用將從此性質獲得優點，例如藉由採用相位

O:\88\88799.DOC -11 - 1236221 中的一可偏移時脈來定時從而對丁成就進仃精確延遲。，此:卜’還可以採用具有較短時脈循環之多相位時脈气產生具有比該主時脈訊號高的頻率之時脈訊號，如;

據該等主要邊緣，可以採用一簡 X 間早方法計算具有相同循的額外時脈邊緣一樣。較短的多相又 J夕相位時脈訊號可以由二相位之邏輯組合導出。該多相位時了脈Λ琥之取短可能高週為該相位準確度的二倍。 / 【實施方式】以下參考附圖更詳細地說明較佳具體實施例，其中在個別附圖之說明中，類似或相同元件係採用相同參考數字指定。曰圖1顯示一多相位時脈振盪器之一範例，該振盪器包括一晶體振盪器100，其係與一振盪晶體102耦合以便輸出一振盪器時脈訊號XCLK。該振盪器時脈訊號XCLK係由一鎖相迴路（PLL)104接收，該鎖相迴路根據所接收的振盪器時脈訊號產生一主時脈訊號CLK，該主時脈訊號係提供給延遲鎖相迴路（delay locked loop; DLL)。該DLL 106根據所施加的主時脈訊號CLK產生複數個時脈訊號PCLK[〇]... PCLK[n-l]。所產生的時脈訊號都具有相同頻率，但是分別包括與δ亥主時脈乳5虎CLK形成對比的不同相位關係，因而還包括相互間的不同相位關係。數位時脈訊號合成（DCS)採用該主控制訊號CLK，具有 211-1個相位的時脈訊號PCLK[n-1:0]係採用該DLL 106而自該等控制訊號導出。除採用圖1所說明的方法以外，此多相 O:\88\88799.DOC -12- 1236221 位時脈也可以採用其他技術（包括傳統方法及圖丨所示的 PLL+DLL方法）而產生。在圖2中’該個別時脈訊號咖之波形及該主時脈訊號 CLK之波形係隨時間指示。此外，解說存在於該等個別時脈Λ號PCLK[0]至PCLK[n-l]之間的相位偏移。從圖2可以看出，在此解說的㈣實施例中，（續時脈訊號之間的相位偏移-直為相同的Φ，因此（例如）在第—時脈訊號pcLK⑼ 之一上升時脈邊緣與隨後的時脈訊號PCLK[1]之第一上升邊緣之間存在Φ之-相位差…時脈訊號之：連續上升邊緣之間的相位差一直為ηχ Φ。所有合成的時脈訊號之可能準確度主要取決於該等多相位時脈訊號PCLK之相位解析度φ。最大可能「相位解析度」為閘極延料H數，纟巾較少延遲㈣可用於較又高」頻i 之f然。對於相位解析度φ，以下計算規範有效：

n n'fciK 其中 Φ = = 相位解析度， TcLK = = 該主時脈訊號之週期， f(：LK = = 該主時脈訊號之頻率，及 η = =〇，1，2，... 希望將該主時脈訊號CLK保持在一固定頻率或至少在一較窄範圍内，從而提供可能性來最佳化所使用的電路 104及所使用的DLL電路106以獲得一最大穩定性。僅一具有固定頻率之時脈係用以產生一系統所需的所有時脈訊號

O:\88\88799.DOC -13 - 1236221 後’所有努力旨在使此訊號儘可能穩定，例如藉由適合濾波器、分離電源端子、晶片上之最佳配置等。採用此方法產生的所有時脈訊號然後還顯示此中心來源之穩定性。在以下表格中，提供用於主時脈訊號之範例及用於所使用的相位數量n之範例，此取決於由半導體（該等對應的dll 及PLL電路即在該半導體中製造）技術提供的最小結構大技術最大頻率 fcLK 相位數量 η 相位解析度 Φ 〇·25 μηα 166 MHz 32 188 ps 0.18 um 250 MHz 「32 125 ps 500 MHz 16 125 ps 以下更詳細地論述本發明之一第一較佳具體實施例，藉此可根據所產生的時脈訊號而合成的獨立時脈訊號，如以上所說明。圖3顯示一發明相位覆蓋單元（phase 〇verlay unit ; p〇u) 之一具體實施例。該相位覆蓋單元經由該DLL電路1 06在其輸入端接收該等時脈訊號PCLK[0]至PCLK[n-l]。此外，該相同相位覆蓋單元在此以複數個致動訊號pEN[〇]至 PEN[n-l](PEN=相位致動）之形式接收該主時脈訊號clk及一控制訊號。該等致動訊號PEN□係提供給一輸入緩衝器 108，並採用該主時脈訊號Clk經由該緩衝器而定時該等致動訊號。一相位覆蓋單元進一步包括複數個延遲元件丨丨〇，其中該等延遲元件11 0之數量對應於所施加的致動訊號 PEN□之數量。一致動訊號係分別提供給一延遲元件11〇，而該延遲訊號係在此採用一設定延遲△而延遲，一延遲係根 O:\88\88799.DOC -14- 1236221 據該相位偏移而添加至該設定延遲。該分別添加的相位延遲係由圖3所示的該等延遲元件11 〇所致。此外，提供複數個AND閘極112，其中該等AND閘極112之每個接收一延遲元件110之一輸出訊號，即一延遲致動訊號PEN□及一時脈訊號PCLK[]，並同時物受一邏輯AND連結支配。在該等AND 閘極112之輸出端，施加輸出訊號CC[0]至CC[n-l]。該等輸出说號係供應至一 OR閘極114，該閘極之輸出訊號係供應至一多工器116，一次以非倒轉形式供應，然後再以倒轉形式供應。该多工器116得到控制並在傳統控制模式中輸出該非倒轉時脈訊號CLKOUT。若該多工器116係採用該控制訊號INVCLK而控制，則此意味著想要一倒轉時脈訊號，以便在此情況下該OR閘極114之倒轉輸出係輸出作為該時脈輸出訊號CLKOUT。該發明數位時脈訊號合成因而相互覆蓋該主時脈訊號之數個相位，以便分別形成或建立要產生的時脈。此係藉由以上所說明的簡單AND/OR電路而達到。一個別致動訊號 PEN□係提供用於每個時脈訊號相位pcLK门。具有主動多相位時脈訊號的-高邏輯位準之所有基本脈衝係採用該〇r 閘極連接’以便產生具有—高邏輯位準的較長脈衝。基本上，第一主動致動訊號決定該輸出訊號clk〇ut之正邊緣’而第二非主動致動訊號決定其負邊緣。具有該等時脈訊號相位之-高邏輯位準的週期係暫時偏移後，其致動訊號必需對準以保證足夠的設定保持時間。此#、藉由以下事實而達到：此外也延遲該等致動訊號，其中在此存在實施

O:\88\88799.DOC -15- 1236221 此延遲之不同可能性施0 其中後來將更詳細地解釋一較佳實 —可採用圖3所示的電路而產生的具有一高邏輯位準之最知脈衝，將具有該基本時脈脈衝之一持續時間。具有—. 邏輯位準的脈衝可以較窄，而且僅受該相位解析度限制低至於想要具有—高邏輯位準的較窄脈衝，可選擇以上說明的時脈訊號倒轉。圖4顯示用於具有不同相位1>(：1^：[〇]至1>(：：1^：[3]之四時脈几號的-時脈覆蓋單元之—範例，其中藉由對應的致動訊號PEN[〇]至PEN[3]之控㈣，解說一非週期性時脈訊號之合成。由該等致動訊號PEN[]所決定的致動圖案，控制具有一高邏輯位準之個別週期及具有一低邏輯位準之週期的長度，並形成脈衝列，如上所述該等脈衝列在所解說的情況下並非週期性。圖4進一步揭示該AND閘極112之輸出訊號 CC[0]至CC[3]。此外，解說該〇11閘極114之輸出clk〇ut，而且INVCLK係選擇為〇。從該輸出時脈訊號clk〇ut之波形可以看出，根據所提供的該等致動訊號之圖案，在該輸出時脈訊號中，具有一高邏輯位準之週期及具有一低邏輯位準之週期分別包括一不同長度，而且可以看出該輸出訊號也並非週期性。以下採用圖5更詳細地解釋該等致動訊號之延遲，其中圖 5a解說該等訊號之波形，如其在圖兄中所使用的一樣。圖5 為一範例’其採用任一方法揭示在該相位覆蓋單元及該 DLL 106中的延遲元件，因此在圖讣中，對應元件係採用對

O:\88\88799.DOC -16 - 1236221 應的參考數字而指定。事實上，圖叫可容以見的圖3之断面的-放大圖解。圖扎解說出現在個別元件中間〇通常，產生該多相位時脈訊號之D L L電路2 0 6係已採用延遲控制緩衝n實現。控制該肌緩衝器鏈元件之延遲的訊號可再用以重複該等致動訊號之所有延遲。該等個別延遲可依據以下计鼻公式而定尺寸： tDEL(a) = 5 + a^=tC2p(a)-tC2Q~tsu tc2P(a)=tc2P(〇) + a.{j> δ —tc2p(〇)-tc2Q-tsu tHOLD = tcLK-tDUTY.tsU-tcLK-tDUTY-tC2p(0) + tc2Q + 5 其中： tDEL(a)= 致動訊號PEN[a]之延遲， Δ = 延遲， A = 〇，1，2，... . n-1， Φ = 相位， tC2p(a)= 該DLL 106 之延遲， tc2Q = 因該輸入緩衝器108而引起的延遲， k 二用於該AND閘極112之設定時間， tH〇LD = 用於該AND閘極112之保持時間， tDUTY = 該時脈訊號之高週期，及 tcLK = 該主時脈訊號之週期此類比延遲機構之優點為，該電路具有關於該主時脈訊號之時脈訊號的變化之一較大免疫範圍。該延遲複製不必 -17-

O:\88\88799.DOC 1236221 像該設定及保持時間（tsu，tHOLD) —樣精確’因為該等AND閘極11 2較小。以上說明的方法之替代方法為，可提供採用數個時脈訊號相位之一鎖存機構。但是此純數位方法具有缺點，即多相位時脈訊號線路係採用一較高負載容量而載入。以下更詳細地解釋本發明之一第二具體實施例，用以產生一週期性時脈訊號，該訊號對於頻率及時脈循環幾乎為任意可程式。採用此時脈訊號内插方法，致動訊號之一適合序列係提供以合成週期性訊號，該訊號具有幾乎任一頻率及達到該主時脈訊號速度之任一時脈循環。為了產生適合的致動圖案，首先所想要的時脈之前邊緣的所有位置必需内插，為此可採用主要邊緣内插器（primary edge interpolator ; PEI)，該内插器係更詳細地顯示在圖6中。該主要邊緣内插器接收訊號PERIOD，該訊號指示所想要的時脈訊號之一週期。同樣，該内插器接收訊號DUTY，該訊號指示所想要的時脈訊號之時脈循環。該内插器包括複數個鎖存記憶體1 20至128，該等記憶體係採用該主時脈訊號CLK而定時，並藉由一 D正反器而形成。以下表格說明以下圖式之說明中所用的符號。符號說明 PERIOD 用於所產生的訊號CLK0UT之參考時脈週期的單元中之所想要的時脈循環 DUTY 用於所產生的時脈訊號CLK0UT之所想要的工作循環 INIT 初始化該相位内插器；該内插器係停止並設定為0 ;在該訊號INIT之輸出後，立即輸出一前邊緣 O:\88\88799.DOC -18- 1236221

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P—trailT ^3ΐ5ΗΐϋΙΙΙΙΡ®^βί 元)之解析度古女士口主 R^n^TT：^__ Ν —L <^wuj 5 m=l〇g9 fn) 以下更詳細地解釋圖6 ~^ —一一 > —^ 、之°玄主要邊緣内插器之功能性。 CMC4曰疋一自由運作計數 ^ 口口係在每個主時脈訊f卢循環中增加1。該計數器提供〜 4唬循銥 κ寺間截A，用於每個主時脈訊號循環。Τ £^0£為依搪—士 U 土于脈 ,/ _ 巧依據該時間戳記之時間點，下一個前邊緣必須在此時間點出現。 ^ 寺4點係藉由添加該時脈週期（PERIOD)於先前前邊于胍1^ 逯、，豪而内插，如圖6之加示。無論下一個計數器鉍处η ^ ^

值及下個邊緣時間戳記具有等同整數位元，下一個循環都必二 ”有寺U 須匕括一如邊緣。一主動edge 訊號連同該邊緣產生時間τ 動 1目古 — 起，私不下一個循環必須具有一刖邊緣在輪出端牛。採用圖6所示的電路可以僅出現用於母個主時脈~ %

乂。、之一個前邊緣。該訊號PERIOD 係採用母個刖邊緣在該盤六> 鎖存圮憶體126中緩衝，以防止當此訊號係在如此產生的時脈 L就之循裱中改變時產生的副作用。與該時脈訊號週期相座生的田J作斤4要的時脈訊號脈衝之持續時間T—LEN(即該前邊 ^ ^ 緣與4後邊緣之間的時間），传計算並經由該鎖存記憶體128而担^ + 才係才异 28而提供在該輸出端。此為範圍^至！

O:\88\88799 DOC -19- 1236221 之時脈循環之一函數。爹去畲你去選應考慮即使田ό亥多相位時脈停時，該先前致動時脈訊號相位也仍然維持某一段時間=、

下公式有效： s M t s u s t a i n t m a s t e r，h i g h · φ

其中Z tSUSUin = 維持時間 tmaster； high =持續時間，在此期間該主時脈係處於— 南位準， Φ = 相位因此根據該時脈循環計算的所產生的時脈之脈衝持續時間，必須由該維持時間減少。依據本發明，所想要的時脈訊號之週期及/或所想要的時脈訊號之工作循環可以隨意改變，其中該等變化對下一個合成時脈訊號循環生效。該訊號pERI〇D&該訊號之接受係採用-確認訊號ACK指示。採用該初始化訊號膽，所產生的時脈可以立即強制為〇。在訊號miT輸出至圖6所示的電路後，一前邊緣係在依據該訊號peri〇d的一週期後輸出。 / 在所想要的時脈訊號之該主要或該前邊緣已計算後，接著該後/次要邊緣必需根據該前/主要邊緣而計算，此計算係採用該解說具體實施例中的次要邊緣計算器（sec〇ndary edge calculator，· SEC)而實行，該計算器之較佳結構體係在圖7中以一洋細方法而解說。可以看出，該SEc接收複數個輸入訊號，該等訊號已在上述表格中加以解釋。此外，該 O:\88\88799.DOC -20- 1236221 電路包括複數個鎖存記憶體⑴至⑽。依據圖7之—電路操、便所""要的脈衝長度係藉由圖6之内插器而添加至該邊緣之輸出的時間點，如圖7之加法器M2所解說。若一次要邊緣仍在目前主時脈循環等待輸出，則新的次要邊緣時門係I遲主4脈循環。此在該主時脈循環中並不需要，因為對於每個循環，僅接納一次要邊緣。、指不該主時脈循環内的該前邊緣LEAD之產生及該等前邊緣P—LEAD之位置的訊號，係分別鎖存在該鎖存記憶體 134或138中。下一個主時脈訊號之時間戳記一等於該後邊緣之計算位置的整數部分，就設定指示該後邊緣之產生的桌號TRAIL，因為其係藉由比較操作144及146所指示。此比較也必須實行用於一啟動時間之延遲版（參見比較器元件146)，該比較器元件接收鎖存在該記憶體14〇中的版本，因而受到延遲。在一循環内的邊緣之位置係藉由所計算的邊緣位置（子循環位置）之非整數比例而說明。採用以上說明的方法提供該等邊緣位置及該等產生旗標後’所想要的時脈訊號之產生所需要的致動訊號圖案可採用圖8所示的相位致動單元（phase enable unit ; PEU)導出。圖8所示的相位致動功能產生該致動圖案，僅用於一單—邊緣，並藉由覆蓋二個相位致動圖案而產生該致動圖案，用於一總體脈衝結果，如圖8所示。以下表格再解說該相位致動功能。 P LEAD P TRAIL 相位 ΕΝ[0:η-11 ΕΝ[0:η-11 0 0 (1111··111)2 (ΟΟΟΟ..ΟΟΟΥΓ O:\88\88799.DOC -21 - 1236221 1 Φ (0111..111)2 (1000..000)2 2 2Φ (0011..111)2 (1100..000)2 .β . • . · • · · • · · η-2 (η-2) Φ (0000··011)2 (1111..100)2 η-1 [η-1] Φ (0000..001)2 (1111..110)2 該等邊緣產生旗標啟動對應的邊緣致動圖案，其中進一步倒轉關於該後邊緣之該圖案。取決於該訊號SUSTAIN，該等二圖案係採用一〇R功能148或一 AND功能150而組合。該選擇係採用一乘法器1 52而實行，該乘法器係藉由提供在鎖存記憶體154中的該訊號SUSTAIN而控制。該致動訊號PEN係鎖存在鎖存記憶體156中，並在主時脈訊號CLK之控制下輸出。該訊號SUSTAIN係提供以儲存最後輸出邊緣是否為一前邊緣或一後邊緣。該訊號SUSTAIN係藉由一單一 LEAD訊號設定，並係藉由一單一TRAIL訊號重設。當該訊號LEAD或該訊號TRAIL均未輸出時，該訊號SUSTAIN維持其狀態，此可以從圖9之波形看出。當兩邊緣出現在一主時脈循環中時，其位置決定該訊號SUSTAIN之數值。藉由該訊號 SUSTAIN，因此可以保證正確的時脈訊號極性係維持在不存在邊緣活動性之循環中。圖 10顯示一時脈產生單元（clock generation unit ; CGU)，其中以上說明的個別模組係組合以產生一自由可程式自由運作時脈。該主要邊緣内插器計算該前時脈邊緣之連續位置，及具有一高邏輯位準的時脈訊號之脈衝長度。該次要邊緣計算器導出該後邊緣之位置。該相位致動單元採用此資訊組合一相位致圖案，而且在該相位覆蓋單元内，該等 O:\88\88799.DOC -22 - 1236221 啟動多循環時脈訊號係採用一〇R運算而與高邏輯脈衝邏輯組合’以便產生為所想要的時脈訊號之輸出訊號 CLKOUT 〇圖11顯示用於採用四相位PCLK[0]至pCLK[3]的一時脈訊號覆盖之波形，其中用於該等訊號pERI〇D、DUTY及 T-LEN之二進位數值係提供在圖11中。圖11顯示用於採用具有僅四相位的一多相位主時脈訊號之時脈訊號合成的一範例，其中此範例係為清楚之原因而選擇。應注意需要該内插為之分數準確度係高於此範例，以便在該等四相位之間區为，但是該準確度比較敏感，因為此增加平均產生頻率之解析度。並未碰撞相位柵格之相位位置係完善用於下一個較低相位。 >因為此完善程序（其制上述原因而實行），—系統抖動係採用-理想輪出訊號與一實際輸出訊號之比較而引入作為其在圖12中之結果。此抖動從峰值至峰值之數量係等於該解析度！tb抖動係添加至該多相位時脈訊號之内在抖 (jitter，CLKOUT) — t(jitter，ρ(：[κ) + φ 用於該主時脈循環的計數器之寬度⑴係藉由可以最大時脈循環週期決定，豆中爭〇战的 • 力六疋具中取大時脈循環週期係計算如下 . ^ *CLKOUT,MAX：

lCLK〇UT, I

2i ^CLK 所需要的計數器準確度i則結果如下

O:\88\88799.DOC -23 - 1236221 i〇g2 ’ w Λ W)扉IN; 其中 fcLK = 該主時脈循環之頻率’及 fcLKMIN =要合成的最小頻率因為受到限定的内插器解析度，所以僅可產生具有一粒度 AtcLKOUT 之離散時脈週期。At係計算如下： △tcLK〇UT= .2_k

lCLK 頻率可以採用AfcLKOUT之離散段差而產生，其中用於可能數值之間的較高合成頻率之段差較大，以便： 2

△fcLKOUT^fcLKOUT · ^tcLKOUT 為了決定該内插器之所需要的分數解析度，必需考慮要合成的最大頻率以便提供以下公式用於該内插器之所需要的分數解析度k。 k> log,

VXCLK 1 △tc

：LK0UT,1 if 2 λ = i〇g2 ) χΟίΚ〇υΤ,ΜΑΧ f -f ^CLK iCLKOUT J 當最大頻率等於該主時脈訊號頻率時，k之等式可以簡化如下： k> log, (f 夂 XCLK V Af CLKOUT y 因為f(

CLKOUT,N

：fCLK 例如，假定具有一頻率250 MHz及32相位之一主時脈。根據此主時脈，具有一頻率範圍從1.0 MHz至該主時脈頻率之一時脈將採用一準確度20 ppm而產生。對於此範例，提供以下公式： log:

(f ) lCLK 〔250MHz) f* 、丄 CUCOUT’MIN ) 1 1MHz J 7,97 -> i = 8 O:\88\88799.DOC -24- 1236221 k> log2

(f 、 XCLK r 1 ) V △fcLKOUT 夕 10,00002 J 15,61 k = 16 對於此範例，該内插器因而必需包括8整數位元及16分數位元，即總共24位元。以下說明本發明之一進一步的較佳具體實施例。希望採用許多應用來產生一時脈訊號，該訊號包括與一同步訊號有關的一定義相位關係及一定義頻率關係。用於此訊號之一典型範例為用於一類比視訊介面之樣本時脈。在此情況下，一般提供一水平同步訊號用於每個線路。像素頻率為此樣本時脈之一定義整數倍。該同步訊號及該像素時脈不必相位相同，而且該相位也必需由一使用者設定。依據所說明的具體實施例，首先必需決定在該同步訊號内的所有邊緣，以便獲得一邊緣圖案。為此，提供一邊緣偵測單元（edge detection unit ; EDU)，該單元係解說在依據一較佳具體實施例之圖13中。該邊緣偵測單元接收供應給複數個鎖存記憶體160之該同步訊號SYNC。每個鎖存記憶體160接收該等時脈訊號pCLK[]之一。類似於圖3，在此還提仏L遲元件162 ’該等元件依據一預定延遲而延遲從該等記憶體160輪出的訊號，並將該等訊號傳送至-輸出緩衝器 ^4’該緩衝器進一步純該主時脈訊號CLK。該輸出緩衝，164在其輸出端提供訊號卿□。採用該多相位時脈訊號，:簡單地量測該同步訊號内的訊號變化之暫時位置。每個主時脈汛號循環，該同步訊號係採用該等記憶體 :6〇内的所有時脈訊號而鎖存，而且該等鎖存結果係採用該等L遲το件162而對準在—暫時配置中，胃等元件可以為

O:\88\88799.DOC -25- Ϊ236221 (例如）圖3之延遲元件110所指定的相同元件。該鎖存圖案反應出採用所提供的相位解析度之前述主時脈循環内的訊號性能。具有 β目由運作主時脈訊號計數器的入訊號之暫時變化保持在—預定臨界值以下，則該峰值抑制對該等變化進行抑制。此需要瞭解前述循環中的訊號之波形，其係由暫存器166加以保證。訊號0£丁或卩一^^丁係分別經由鎖存器168及17〇而輸出。 — /案’致動將時間戳記與訊號變化之出現關聯。採用圖 4所解說的作為-範例之邊緣位置解碼器咖，可以檢查 =該邊緣㈣單元EDU產生的邊緣圖帛，該圖案係關於: —所想要的極性肌之—邊緣。該邊緣位置解碼器一方面接收該邊緣圖案另一方面接收指示該極性之該訊號 POL。>圖14所示的該邊緣位置函數僅搜尋正邊緣，但是也可以採用該輸入圖案之一簡單版本搜尋負邊緣。只要該輸

一瞭解該同步訊號之連續邊緣的精確時戮，就可以採用圖1 5所解說的時脈參數計算器（ci〇ck parameter cakui_ ; CPC)計算用於同步輸出時脈之適合的參數。該同步邊緣之量測發生在三循環前，因此必須修正目前

O:\88\88799.DOC -26- 1236221 計數值。用於先前同步事件之時間戳記係在暫存器1中記憶為T—SYNC。採用每個新同步事件，該等時間戳記之間的差別，或換言之該同步訊號之週期，係計算並在記憶體174 中儲存為訊號DT—SYNC。此外，所量測的週期係採用一無限脈動回應濾波器1 76加以濾、波，以便獲得濾波器輸出訊號 DT一FILT。此可以減小該電路對該同步訊號中的抖動之敏感度。該同步事件（T一SYNC)之精確位置係藉由所量測的同步週期與一理想（濾波）同步週期之間的差別而修正。第一時脈訊號應採用來自該理想（修正）同步事件時間戳記之一定義偏移（訊號OFSET)而合成。所濾波的同步週期（訊號DT—FILT)還用以決定要合成的時脈訊號（訊號PERIOD)之週期。此係藉由以下事實而有效地達到：該同步週期係除以出現在連續同步事件（訊號 SAMPLES)之間的合成時脈訊號之數量，如圖15之區塊m 及180所示。參考圖15所解說的時脈訊號參數計算器之電路，應注意其並非最佳化用於較高主時脈訊號速度。特定言之，二乘法器180及182引起一極大延遲。但是輸出正反器184將其結果鎖存在-後來循環中，或其可以管道化。在同步週期僅適虽地改變之應用中，先前量測之訊號DT_FILT可用以獲付更多時間用於該計算。樣本（訊號SAMpLEs)之倒數可以在軟體中預先計算。用於該同步週期之濾波器176可以不同形式實施，該等形

O:\88\88799.DOC -27- 1236221 式使用週期量測之過程。所必需的濾波器 ^頰型在很大程度上取決於輸入同步訊號之應用及穩定、圖16顯示用於 IIR濾波器176之一例，該範例解說該濾波器之一鬥單實施，該濾波器依據以下等式實行濾波量測及目前量測之二加權加法。

若 |P-PFn|sPT 若|P-PFn|>PT P + (2F-l)pFn

PFn+l = 2F

P 若量測週期之變化大於-可程式臨界值thresh〇ld，則該濾波器176立即生效，因此抖動可以得到抑制，而且頻率隨之改變而無延遲。依據在此說明的具體實施例，現在採用一新的主要邊緣内插器PEI2，而非採用圖6說明的主要邊緣内插器，用於該時脈訊號合成。該電路在接收該時間戳記PHASE時一直產生一主要邊緣，然後切換至該新的時脈訊號週期。在接收此時間戳記前，前述時脈訊號週期為主動形式。此外，連續時脈邊緣係與該訊號PHASE之數值比較。為了防止在接收該時間戳記PHASE前插入一較短時脈訊號，省去此類邊緣。應注意此可同步相位邊緣内插器產生一時脈訊號，該訊號具有一固定工作循環50%。從圖1 7及6之比較可以看出，藉由該新内插器，相同輸出訊號係採用圖6之内插器而產生，該等訊號係隨後提供給以上已說明之單元SEC、PEU及P〇U，用以產生該時脈訊號 CLKOUT。圖1 8解說用於依據以上說明的具體實施例之一同步時脈 O:\88\88799DOC -28 - 1236221 ^(synchronous clock signal generation unit ； SCGU)之-範例。前述圖式所說明的元件係概述為該細體早遺GU，其中圖18分別解說該等個別元件或單元之接收及輸出訊號。以上說明的區塊或單元係與圖18所解說的數崎時脈產生器組合。伯測一同步邊緣而且指定—時間戳記為該同步事件。隨後，計算該等同步事件之間的週期。採用此資訊，可以決定用於要合成的時脈之參數。瞭料等參數後，可以採用以上說明的用於自由運作時脈產生器之電路’而關於該主要邊緣内插器之使用的變化很小。 /某些應用中’可能額外需要重新構造—理想同步訊唬’該訊號係與該等合成時脈訊號完美對準而無抖可以藉由採用一進一步的相位覆蓋單元連同某數位處理一起而達到。採用該同步時間戳記、其週期及樣本偏移，合成同步訊號可以產生作為另一時脈。二同步事件之間的每個時間戳記必須係唯一戮記，因此該内m確度係藉由最小同步頻率而決定。 VACUCOUT.MIN j 在二同步事件之間，該同步時脈係自由運作並經歷—相位錯ΜΔΟ,該錯誤為内插時脈週期之數量及該内八數解析度之一函數。 σ 刀

At 一 ^CLK,MAX

2 ·ί(ΧΚ .fsYNC’MlN 該分數内插準確度可以決定如下： k>l〇g2 Δί·ίαχ·Δζ

O:\88\88799.DOC -29- 1236221 k>log2

fCOUT.MAX △丈· f〇jc · Afs 例如，可以考慮一圖形應用。在此，一像素樣本時脈 (ACKL、25...210 MHz)將採用一水平同步訊號（HSYNC、 15... 115 kHz)而產生，其中使用具有25 0 MHz頻率及32相位之一主時脈。以下等式有效： i>log k 2 log2

fcLK

Vacucout.min 250MHz、〇,〇15MHzy , ( 210MHz ^+m=logfei^ +5*18,77-k=19 ! 14,02 —> i = 15 該邊緣内插器因而必需包括15整數位元及19分數位元，即總共34位元。圖19顯示一系統之一方塊圖，該系統用於依據本發明之一具體實施例的一任意時脈合成。此系統提供產生複數個任意時脈（任意時脈合成）之可能性。該系統包括複數個邊緣偵測單元EDU，該單元分別接收一外部同步訊號SYNC[]，及根據該主時脈訊號藉由該 DLL(參見圖1)而產生的該等時脈訊號PCLK[]。該邊緣偵測單元EDU之輸出訊號係供應至一時脈計算電路（clock calculation circuitry ; CCC)，該電路進一步接收該主時脈訊號CLK。該CCC包括一主時脈計數器（master clock counter ; MCC)。該CCC輸出所產生的輸出訊號至複數個相位覆蓋單元P0U，該等單元根據該等訊號及時脈訊號PCLK[] 而產生所想要的時脈訊號CLK0UT[](—個或數個）。依據此更一般的方法，任意數量的時脈CLK0UT[]可以藉 O:\88\88799 D0C -30- 1236221 由相同多相料脈訊號CLK而合成，纟中時脈輸出之暫時 k私可以視同步§fL5虎sYNC[]之_任意數量而定。在此具體貫=例中，提供_主時脈計數器Mcc，其係在每個主時脈循％中增加，目此形成一共同時間參考系統。藉由採用此參時間戳記可與總體時脈產生系統中的每個實際事件或每個假設事件（例如上升或下降邊緣）關聯。為了表達離散主時脈事件之間的事件之暫時位置，可以使用具有幾乎無限準確度之分數。 … 時間戳記係與該外部同步事件之上升邊緣及下降邊緣關聯’但是也與潛在複雜及無規律時脈訊號之邊緣位置關聯。該抽象用言吾「時間戳記」使該.等事件可以得到算術處理。可以採用時間戳記計算任意時脈形狀，而且可以輕易產生具有相互之間的及與外部事件之間的—預定關係之時脈訊號。以下採用圖20及21說明本發明之—進一步的具體實施例。依據此具體實施<列，實行—展頻日夺脈訊號合成。所產生的時脈訊號之週期可以採用一簡單方法在數位範圍内調變。提供如圖20所示之-電路，該電路發揮作用以採用一可疋義傾度而在二極端數_信之卩卩较^ Μ默值之間移動所合成的時脈訊號週期。圖20所示的電路為—展頻内插器，該内插器接收該時脈訊號作為輸入訊號’並作為指示範圍之一訊號range、指示斜度之-訊號SL0PE及指示平均值之—訊㈣副。每個產生的時脈循環後’胃週期係增加一週期三角數值 (SLOPE) ’ 4至該週期達到—上限（MEan+range)。達到 O:\88\88799.DOC -31 - 1236221 該上限後，目前時脈週期係再增加，直㈣等物達到一下 F (MEAN RANGE)。此係循環重複，因此導致圖2 ^所指示的掃頻性能。該頻率顯示隨時間非線性變化，但是只要調變範圍較小 (RANGE < MEAN)，若同等物幾乎為線性，則以下計算公式有效：

採用圖22更詳細地在一模結構中說明本發明方法之本發明裝置之一可能實施。該數位時脈訊號合成係最好採用一模方法而實施。該DLL電路1〇6、該相位覆蓋單元p〇u及該邊緣偵測單元EDU應相互對準，以致動同等物之一串疊配置。該DLL電路106提供該等多相位時脈訊號及用於延遲元件之控制電壓。所有模組均採用一共同電源執。存在一最大載入，用於該等多相位時脈訊號及該延遲控制電壓，因此為了連接複數個相位覆蓋單元？〇11及邊緣偵測單元EDU，可插入一恢復單元RU。此外，可以在該dll 1 〇 6之另一側面提供額外模組。該相位覆蓋單元POU及該邊緣偵測單元EDU原則上為數位單兀’但為依據類比設計規則而對該Dll電路1〇6進行適合的調整有利於獲得一精確的延遲控制。【圖式簡單說明】上文已參考相關圖式來詳細解釋本發明之較佳具體實施 O:\88\88799.DOC -32- 1236221 例，其中：圖1顯示一多相位時脈振盪器；圖2顯示該等複數個多相位控制訊號之波形；圖3顯示依據本發明之一具體實施例的一相位覆蓋單元；圖4顯示依據圖3之該相位覆蓋單元中的訊號之波形；圖5a顯示用於致動訊號之延遲的波形，該訊號係用於依據圖3之該相位覆蓋單元；圖5b顯示一延遲單元之一範例，該單元用以產生圖5a之該波形；圖6顯示一主要邊緣内插器，用以決定該時脈訊號中的前邊緣；圖7顯示一次要邊緣計算器，用以決定該時脈訊號中的後邊緣；圖8顯示一相位致動單元，用以產生該等致動訊號；圖9顯示一維持訊號之波形；圖1 0顯示一時脈產生單元之一範例，該單元包括圖3、6、 7及8之單元；圖11顯示圖10之該時脈產生單元中的訊號之波形；圖12顯示一實際時脈訊號之時脈抖動；圖13顯示一邊緣偵測單元，用以偵測一同步訊號中之邊緣；圖14顯示一邊緣位置解碼器，用以價測同步訊號中之該等邊緣的位置；圖1 5顯示一時脈參數計算單元； O:\88\88799 DOC -33 - 1236221 圖16顯示一 IIR濾波器；圖17顯示依據一第二具體實施例之一主要邊緣内插器；圖1 8顯示一同步時脈產生單元，用以產生一同步時脈訊號，該單元包括圖3、7、8、13、14、15及17之單元；圖19顯示一系統之一方塊圖，該系統用於依據本發明之一具體實施例的一任意時脈合成；圖20顯示一展頻内插器；圖2 1顯示該展頻時脈之掃頻性能；圖22顯示發明時脈產生器之一模組結構的一範例。【圖式代表符號說明】 100 晶體振盘器 102 振堡·晶體 104 鎖相迴路 106 延遲鎖相迴路 108 輸入緩衝器 110 延遲元件 112 AND閘極 114 OR閘極 116 多工器 120 鎖存記憶體 121 鎖存記憶體 122 鎖存記憶體 123 鎖存記憶體 124 鎖存記憶體

O:\88\88799.DOC -34- 1236221 125 鎖存記憶體 126 鎖存記憶體 127 鎖存記憶體 128 鎖存記憶體 130 加法器 134 鎖存記憶體 135 鎖存記憶體 136 鎖存記憶體 137 鎖存記憶體 138 鎖存記憶體 139 鎖存記憶體 140 鎖存記憶體 142 加法器 144 比較運作 146 比較運作 148 OR功能 150 AND功能 152 乘法器 154 鎖存記憶體 156 鎖存記憶體 160 鎖存記憶體 162 延遲元件 164 輸出緩衝器 166 暫存器 O:\88\88799.DOC -35 - 1236221 168 鎖存器 170 鎖存器 172 暫存器 174 記憶體 176 濾波器 178 區塊 180 乘法器 182 乘法器 184 正反器 O:\88\88799.DOC -36

Claims

1236221 拾、申請專利範圍： 1· 一種用於產生具預定時脈訊號性質（PERIOD、DUTY、 PHASE)之時脈訊號（CLKOUT)的方法，包括以下步驟： (a) 提供複數個時脈訊號（pCLK[n-1:0])，該等訊號具有實質上相同頻率及分別不同相位關係，每個關係（Φ)係關於一主時脈訊號（CLK);及 (b) 根據視要產生的該時脈訊號（clkOUT)而提供的一控制訊號（PEN[])，從該等複數個所提供的時脈訊號 (PLK[n-1:0])中選擇預定時脈訊號，並組合該等選擇的時脈訊號以產生該時脈訊號（CLK〇UT)。 2. 如申請專利範圍第丨項之方法，其中在該步驟（…中，組合具有該等選擇的時脈訊號（PCLK)之一高邏輯位準的該等脈衝，以採用具有一高邏輯位準及一預定脈衝持續時間之一脈衝而產生該時脈訊號（CLKOUT)。 3. 如申請專利範圍第1項之方法，其中視該提供的控制訊號 =N)’可以控制具有—高邏輯位準的該等個別脈衝之該時門… 低#位準的該等個別脈衝之該持續形狀。 Λ唬（CLK〇UT)的該脈衝列之該 4. 如申請專利範圍第丨項一脈衝之JL t # 、 / ，，、中具有一高邏輯位準的脈衝之取短持續時間你稭由具有該主時脈之一高邏輯位準的于脈汛5虎（CLK) φ且古衝之該持續時間而決定，而日直續時間係藉由該中具有一低邏輯位準疋而且其㈣旱的—脈衝之最短持相位解析度而決定。 O:\88\88799DOC 1236221 5.如申明專利範圍弟1項之方法，其中該控制訊號包括複數個致動訊號（ΡΕΝ[η-1:0])，其中一致動訊號（pen[])係提供用於該等複數個時脈訊號（PCLK[])之每個，而且其中該等致動訊號（PEN[])係延遲提供以便設定同等物之一對準，從而保證要產生的該時脈訊號（CLKOUT)之該等預定時脈訊號性質。 6·如申請專利範圍第1項之方法，其中步驟（b)包括提供一致動訊號序列（PEN)，以產生具有一預定頻率及一預定工作循環之一週期性時脈訊號。 7·如申請專利範圍第6項之方法，其中提供該致動訊號序列 (PEN)之該步驟包括以下步驟： -決定要產生的該時脈訊號中之該前邊緣的一位置； -根據該前邊緣之該位置決定要產生的該時脈訊號中之該後邊緣的一位置；及 -根據該前邊緣之該位置及該後邊緣之該位置產生該致動訊號序列（pen)。 8·如申請專利範圍第7項之方法，其中要產生的該時脈訊號 (CLKOUT)包括與一同步訊號（SYNCH)有關的一定義相位及頻率，在決定一前邊緣之該位置前採用以下步驟： -偵測該同步訊號（SYNC)中的訊號狀態變化，以便產生一邊緣圖案； -決定該邊緣圖案中具有一預定極性（POL)之邊緣；及 -根據該同步訊號（SYNC)之該等決定的邊緣，決定要產生的該同步時脈訊號之該週期及該相位。 O:\88\88799.DOC -2- 1236221 9·如申請專利範圍第丨項之方法，其中調變該產生的時脈气唬（CLKOUT)之該週期以便獲得一展頻時脈訊號，其中兮方法在每個產生的時脈訊號循環後包括以下步驟： -將該週期增加一預定數值直至達到一上限； -將該週期減小一預定數值直至達到一下限；及 -循環重複該增加及減小。 ι〇·如申請專利範圍第丨項之方法，其中在產生該時脈訊號期間’產生一時間戳記或數個時間戳記。 U·如申請專利範圍第10項之方法，其中在該產生的時脈訊號之一上升邊緣及/或一下降邊緣中產生一時間戳記。 12·如申請專利範圍第1〇項之方法，其中根據該主時脈訊號產生一時間戳記或數個時間戳記，該等時間戳記係與一或數個外部同步訊號及/或該產生的時脈訊號關聯。 13·如申請專利範圍第12項之方法，其中在該產生的時脈訊就之一或數個邊緣與該外部同步訊號之該邊緣之間的一關係’係根據與該等訊號關聯的該等時間戳記而決定。 14.如申請專利範圍第1項之方法，其中根據步驟（a)中提供的 β亥等時脈訊號產生複數個獨立時脈訊號。 15· 一種用於產生具預定時脈訊號性質（pERIC)]D、DUTY、 PHASE)之時脈訊號（clkouT)的裝置，包括：一多相位時脈產生器（1〇6)，用以提供複數個時脈訊號 (PCLK[n-i:〇D，該等訊號具有實質上相同頻率及分別不同相位關係（Φ)，每個關係係關於一主時脈訊號（CLK); 及 O:\88\88799.DOC 1236221 一相位覆蓋單元（POU)，其根據視要產生的該時脈訊號 (CLKOUT)而提供的一控制訊號（pEN)，從該等複鼓個提供的時脈訊號（PCLK)選擇預定時脈訊號，並組合該等選擇的時脈訊號以便產生該時脈訊號（CLK〇UT)。 16.如申請專利範圍第15項之裝置，包括：一主要邊緣内插器（PEI ; PEI2)，用以決定要產生的該時脈訊號中之一前邊緣的一位置；久要邊緣汁异器（S E C)’用以根據該前邊緣之該位置決定要產生的該時脈訊號中之該後邊緣的一位置；及一相位致動單元（PEU)，用以根據該前邊緣之該位置及該後邊緣之該位置產生一致動訊號序列。 17·如申請專利範圍第16項之裝置，其中要產生的該時脈訊號包括與一同步訊號（SYNC)有關的一定義相位及頻率，該裝置包括：一邊緣偵測單元（EDU)，用以偵測該同步訊號（sync) 中的訊號狀態變化，以便產生一邊緣圖案；一邊緣位置解碼器（edge position decoder ; EPD)，用以決定該邊緣圖案中具有一預定極性(P〇L)之邊緣；及一時脈參數計算器（CPC)，用以根據該同步訊號（SYNC) 之該等決定的邊緣，決定要產生的該同步時脈訊號之該週期及該相位。 18·如申請專利範圍第15項之裝置，其中該產生的時脈訊號之該週期係調變以便獲得一展頻時脈訊號，該裝置包括：一展頻内插器，用以在每個產生的時脈訊號循環後將 O:\88\88799.DOC -4- 1236221 並且將該週期該週期增加一預定數值直至達到一上限，減小一預定數值直至達到一下限。 19·如申μ專利範圍第15項之裝置，包括一構件（ccc)，用以產生一時間戳記或數個時間戳記。 2〇·如申請專利範圍第19項之裝置，其中用以產生一時間戳記或數個日夺間戳記之該構件（ccc)包括—日寺脈計算電路 (CCC) ’该電路用以接收該主時脈訊號（CLK)並包括一主時脈計數器（MCC)，其中該時脈計算電路（ccc)根據該主時脈訊號產生一時間戳記或數個時間戳記，該等時間戳 a己係與一或數個外部同步訊號（sync[d及/或該產生的時脈訊號（CLKOUT)關聯。 O:\88\88799.DOC