TWI413261B - 半導體裝置 - Google Patents

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Toshiyuki Mine
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Description

半導體裝置
本發明係關於一種半導體裝置技術，尤其關於一種可使具有非揮發性記憶體構造者有效動作的方式。
當前，整合有半導體元件之LSI(Large Scale Integration，大型積體電路)用於各種系統控制中，成為支撐社會的基礎架構。如今，LSI之動作基本係按照程式進行運算處理，因此較多情形時能夠儲存程式已成為必須條件，作為如此用途之元件，組裝於LSI中之整合半導體記憶體之一即非揮發性記憶體變得極為重要。以各種方式應用LSI時，要求重新編排程式使之對應，因此可進行重寫且關閉LSI之電源亦可保存記憶資訊之非揮發性記憶體不可或缺。
關於半導體元件之非揮發性記憶體，例如於S.Sze著「半導體物理元件(Physics of Semiconductor Devices,2nd edition)」第2版、Wiley出版(Wiley－Interscience pub.)、p.496~506(非專利文獻1)中，揭示有所謂浮閘記憶體及使用絕緣膜之記憶體。如此處之揭示所示，眾所周知層積絕緣膜並於其界面或絕緣膜中之陷阱等中蓄積電荷者，相比於浮閘，無須形成新的導電層，便可與CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)LSI製程整合性良好地形成記憶體。
可蓄積電荷之絕緣膜因可藉由層積氮化膜與氧化膜，而同時實現電荷之保持特性與重寫特性，因此較先前用途更廣。例如，作為開拓性開發例，可考慮由谷津田(Yatsuda)等人提交之「IEEE電子元件雜誌(IEEE(Institute of Electrical and Electronics Engineering，美國電氣與電子工程師協會)Transaction on Electron Devices)」VOL.ED－32,NO.2,pp.224－231,1985(非專利文獻2)。此處，使用的是串連配置有記憶體電晶體與選擇電晶體之雙電晶體單元。於記憶體電晶體中，藉由對通道與閘極間施加偏壓，並使用F－N(福勒－諾德漢(Fowler－Nordheim))穿隧電流及直接穿隧電流，而對通道全面進行電荷注入．移出。
[專利文獻1]美國專利US6215148號說明書[專利文獻2]美國專利US5969383號說明書[專利文獻3]美國專利US6477084號說明書
[非專利文獻1]S.Sze著「半導體物理元件(Physics of Semiconductor Devices,2nd edition)」第2版、Wiley出版(Wiley－Interscience pub.)、p.496~506[非專利文獻2]「IEEE電子元件雜誌(IEEE Transaction on Electron Devices)」VOL.ED－32,No.2,pp.224－231,1985[非專利文獻3]「1997年超大規模積體電路技術專題研討會(1997 Symposium on VLSI Technology)」、1997年、p.63~64[非專利文獻4]「1986年IEEE、國際電子器件年會、技術摘要(1986 IEEE,International Electron Device Meeting,Technical Digest)」、1986年、p.584~587[非專利文獻5]「1987年IEEE，國際電子器件年會，技術摘要(1987 IEEE,International Electron Device Meeting,Technical Digest)」、p.718~721[非專利文獻6]「2001年IEEE、國際電子器件年會、技術摘要(2001 IEEE,International Electron Device Meeting,Technical Digest)p.719~722[非專利文獻7]「2004年國際可靠度物理專題研討會論文集(2004 International Reliability Physics Symposium Proc.)」、p.527~530[非專利文獻8]「2005年IEEE、國際電子器件年會、技術摘要(2005 IEEE,International Electron Device Meeting,Technical Digest)」、p.555~558[非專利文獻9]應用物理學會、「應用物理第70卷、第9號(2001年)」、p.1050
然而，基本問題之根源在於，必須同時實現一面進行電荷注入移出，一面保持充分之電荷保持特性。例如，於實際應用中，為充分確保電荷保持特性而增厚層積膜時，則存在寫入抹除變得困難，且寫入或抹除之時間超出範圍的問題。
相對於此，揭示有如下方法：並非使電荷移出，而是藉由使用熱載子注入具有相反符號之電荷而進行記憶資訊的重寫。藉由使用熱載子注入，即便絕緣膜較厚，亦可有效進行電荷之注入。
該方式例如揭示於美國專利US6215148號說明書(專利文獻1)中。根據本方式，可局部地交替注入電子與電洞，因此可於平面型MOSFET(Metal－Oxide－Semiconductor Field－Effect Transistor，金屬氧化半導體場效電晶體)之通道方向的端部、即源極及汲極擴散層端，分別形成不同之電荷注入狀態，進行讀取作為電荷資訊。該記憶體單元基本上使用MOSFET之元件構造，將閘極絕緣膜由通常之氧化矽膜，替換為氧化矽膜與氮化矽膜及氧化矽膜之3層層積。其中，作為記憶體陣列之構成法，可考慮於較厚元件隔離氧化膜下形成源極/汲極擴散層，又，亦可考慮在與閘極電極相同的方向上，線狀形成擴散層並將其用作佈線層。於任一陣列中，若著眼於1個單元時，則大多基本記憶體單元動作係相同的，且如下所示。又，該閘極絕緣膜之層積構造通稱為MONOS(Metal－Oxide－Nitride－Oxide－Semiconductor(Silicon))，金屬氧化物氮氧化物半導體(矽))，此處亦使用該表述。
圖1(a)、(b)表示代表性非揮發性記憶體單元之平面配置、及其X1－X1線之剖面構造。半導體基板(以下僅稱為基板)1例如由p型矽(Si)單晶構成，且於其主表面上經由閘極絕緣膜2而形成閘極電極3。閘極絕緣膜2具有作為電荷保持層之功能，其保持與記憶非揮發性記憶體單元MC0資訊相關的電荷，且自基板1之主表面側依序沈積3個絕緣膜2A1、2A2、2A3而形成。絕緣膜2A1、2A3例如由氧化矽膜而形成，位於彼等間的絕緣膜2A2例如由氮化矽膜而形成。於基板1之主表面上在閘極電極3之寬度方向(短方向)兩側，形成有源極、汲極用之n型擴散層4a、4b。
圖2(a)、(b)、(c)、(d)表示如此之非揮發性記憶體單元MC0之寫入、抹除動作及讀取動作。
於進行寫入時，使閘極電極3(字線WL)為15 V，使擴散層4a(位元線BL1)為0 V，使擴散層4b(位元線BL2)為5 V。因通道電場而加速之電子成為熱載子狀態，並被注入到擴散層4b(BL2)端的電荷蓄積部中(參照圖2(a))。作為該熱載子之生成法，眾所周知有利用雪崩現象、或利用基板偏壓加速。
作為抹除法，如圖2(b)所示，對閘極電極3(WL)施加－6 V，對擴散層4a(BL1)施加0 V，對擴散層4b(BL2)施加6 V。藉由帶間穿隧效應而於擴散層4b(BL2)端部產生電洞，並於擴散層4b(BL2)－基板1間藉由偏壓使之加速，藉此將電洞注入於電荷保持層(閘極絕緣膜2之絕緣膜2A2)中。
於進行讀取時，對閘極電極3(WL)施加3 V，對擴散層4a(BL1)施加1 V，對擴散層4b(BL2)施加0 V，藉此讀取沿圖2(c)所示之箭頭方向流動的通道電流量作為保持電荷資訊。即，擴散層4b(BL2)端中注入電子時，因臨限值較高，通道電流並不進行流通。又，於已注入電洞之狀態下臨限值較低，故可觀察到較多通道電流。
於該非揮發性記憶體單元MC0中，臨限值受到注入至讀取時作為源極側之擴散層端中的電荷較強影響，而並不過多依存於作為汲極側之擴散層端之電荷狀態。因此，藉由更換使用上述擴散層4a(BL1)與擴散層4b(BL2)，可將一個單元用作兩個位元。圖2(d)中表示於擴散層4a(BL1)側注入電子，於擴散層4b(BL2)側注入電洞，並讀取擴散層4a(BL1)側時之情形。此處，表示於擴散層4a(BL1)側蓄積(保持)有電洞，於擴散層4b(BL2)側蓄積(保持)有電子之情形。
又，亦揭示有如下記憶體單元，並非使用一個記憶體電晶體，而是組合與上述Yatsuda等人之方法不同的2個電晶體以使記憶體動作。關於該動作，例如揭示於「1997年超大規模積體電路技術專題研討會(1997 Symposium on VLSI Technology)」、1997年p.63~64(非專利文獻3)中。於該構造中，分開形成使記憶體動作之多晶矽閘極、與選擇記憶體單元之閘極。又，同樣之揭示，例如亦見於美國專利US5969383號說明書(專利文獻2)及美國專利US6477084號說明書(專利文獻3)中，稱為'分離閘'構造。
於該非揮發性記憶體單元構造中，基本上具有2個以n通道型MOSFET為基礎之電晶體。即，以所謂之‘縱沈積’之配置連結選擇電晶體、與其側之記憶體電晶體。圖3(a)表示使其為等價電路。再者，圖3(b)及圖3(c)中，分別表示與圖3(a)所示之電路對應之記憶體單元之平面圖及其X2－X2線之剖面圖的一例。
該非揮發性記憶體單元MC1具有選擇電晶體Qs、與記憶體電晶體Qm。選擇電晶體Qs與記憶體電晶體Qm為串連電性連接。
選擇電晶體Qs之閘極電極5例如由低電阻多晶矽構成，且經由閘極絕緣膜6而形成於基板1之主表面上。閘極絕緣膜6例如由氧化矽膜形成。另一方面，記憶體電晶體Qm之閘極電極7例如由低電阻多晶矽構成，且經由閘極絕緣膜2而形成於基板1之主表面即上述選擇電晶體Qs之閘極電極5的側面上。如圖3(c)所示，使用稱為間隙壁之製程對記憶體電晶體Qm之閘極電極7較為有效，關於形成方法等，將於本申請案之實施形態中詳細說明。記憶體電晶體Qm之閘極絕緣膜2係電荷保持層，其係所謂之MONOS構造，即以氧化矽膜挾持氮化矽膜之構造而形成。
又，於基板1之主表面上，在上述閘極電極5之單側形成有汲極用之擴散層9D，並於閘極電極7之單側形成有源極用之擴散層9S。擴散層9D、9S具有低雜質濃度之擴散層9a、與高雜質濃度之擴散層9b。擴散層9a形成於通道側，擴散層9b於自通道離開擴散層9a之距離的位置上，以與擴散層9a電性連接之狀態而形成。擴散層9D、9S分別以閘極電極5、7為罩幕而形成。
圖4表示使用如此之非揮發性記憶體單元MC1而構成記憶體單元陣列時的配置例。選擇電晶體Qs與記憶體電晶體Qm之閘極電極(選擇閘極、記憶體閘極)5、7分別構成符號SGL、MGL表示的字線，且選擇電晶體Qs之擴散層9D成為位元線BL，又，記憶體電晶體Qm之擴散層9S成為源極線SL。
圖5及圖6中，表示該非揮發性記憶體單元MC1之代表性寫入抹除動作操作。該記憶體單元之基本動作為如下4種狀態：(1)寫入、(2)抹除、(3)保持以及(4)讀取。其中，該4種狀態之名稱係使用代表性者，寫入與抹除亦可使用相反名稱。又，動作操作亦使用代表性者加以說明，但可考慮各種不同之操作法。此處，為便於說明，對以n通道型MOSFE類型形成之非揮發性記憶體單元加以說明，但p通道型MOSFET類型理論上亦能夠以相同方式形成。
(1)圖5模式性表示寫入時之情形。對記憶體電晶體Qm之閘極電極7側之擴散層9S施以正電位，對選擇電晶體Qs之閘極電極5側的擴散層9D施以與基板1相同之接地電位。對記憶體電晶體Qm之閘極電極7施加高於基板1之閘極過載電壓，藉此使記憶體電晶體Qm之閘極電極7下方通道為接通狀態。此處，使選擇電晶體Qs之閘極電極5之電位高出臨限值0.1至0.2 V，藉此使之成為接通狀態。此時，於2個閘極電極5、7邊界附近產生最強之電場，因此較多熱電子產生後被注入到記憶體電晶體Qm之閘極電極7側。符號E1表示因衝擊離子化而產生載子之情形。白圓圈表示電子，帶影線之圓圈表示電洞。眾所周知，該現象為源極側注入(Source side injection：SSI)，關於該現象，例如於「1986年IEEE、國際電子器件年會技術摘要(1986 IEEE,International Electron Device Meeting,Technical Digest)」、1986年p.584~587(非專利文獻4)中由A.T.Wu等人記述。此處之記述使用浮閘記憶體單元，但絕緣膜型時使用注入機構亦為相同。作為該方式下熱電子注入之長處，因電場集中於選擇電晶體之閘極電極與記憶體電晶體之閘極電極的邊界附近，故於記憶體電晶體之閘極電極中，熱電子集中注入至選擇電晶體之閘極電極側端部。又，浮閘型中電荷保持層由電極構成，而絕緣膜型中，電子因蓄積於絕緣膜中，故可保持於極其狹小之區域中。
(2)圖6模式性表示抹除時之情形。對記憶體電晶體Qm之閘極電極7施以負電位，並對該閘極電極7側之擴散層9S施加正電位，由此於擴散層端部之閘極電極7與擴散層9S重疊之區域產生強反轉，因此可引起帶間穿隧效應而生成電洞。上述情形於圖中由符號E2表示。關於該帶間穿隧效應，例如於「1987年IEEE，國際電子器件年會技術摘要(1987 IEEE,InternationalE lectron Device Meeting,Technical Digest)」、p.718~721(非專利文獻5)中由T.Y.Chan等人記述。於該非揮發性記憶體單元MC1中，所產生之電洞向通道方向加速，並因記憶體電晶體Qm之閘極電極7之偏壓而吸引注入至MONOS膜中，藉此進行抹除動作。又，以符號E3表示所產生之電洞產生2維電子－電洞對之情形。該等載子亦注入至MONOS膜中。即，藉由所注入之電洞之電荷，可降低因電子之電荷而上升之記憶體電晶體Qm之閘極電極7的臨限值。
(3)保持時電荷保持為注入MONOS絕緣膜中之載子電荷。絕緣膜中之載子移動極其少且緩慢，因此即便不對電極施加電壓亦可良好地得到保持。
(4)讀取時對選擇電晶體Qs之閘極電極5側之擴散層9D施以正電位，並對選擇電晶體Qs之閘極電極5施以正電位，藉此可使上述閘極電極5下方之通道為接通狀態。此處，施加可對因寫入、抹除狀態而獲得之記憶體電晶體Qm之閘極電極7之臨限值差加以判別的適當之記憶體電晶體Qm之閘極電位(即寫入狀態之臨限值與抹除狀態之臨限值的中間電位)，便可使所保持之電荷資訊作為電流而讀取。
如該等報告所示，使用熱載子進行電荷注入具有效率較佳之優點。另一方面，眾所周知於高能量狀態下之載子注入會對薄膜施加較大應力，且電荷注入為局部進行，因此會引起重寫耐久性或電荷保持特性之劣化。關於該劣化，例如於「2001年IEEE、國際電子器件年會技術摘要(2001 IEEE,International Electron Device Meeting,Technical Digest)」p.719~722(非專利文獻6)中由W.J.Tsai等人描述。此處，對使用圖1及圖2說明之非揮發性記憶體單元構造，說明其保持特性之劣化。由此，藉由熱載子之電洞注入，而於MONOS之基板側之氧化矽膜上形成陷阱。經由該陷阱而引起電荷移動，因此伴隨重寫，電荷保持特性將會劣化。又，例如根據「2004年國際可靠度物理專題研討會論文集(2004 International Reliability Physics Symposium Proc.)」、p.527~530(非專利文獻7)中E.Lusky等人揭示有如下內容：保持特性之劣化係因氮化膜中局部注入之電洞於水平方向移動而擴大所導致的。
該等課題可認為係因使用熱載子注入電洞而引起薄膜劣化，又，因高電場位置上局部注入而引起的。因此，具備具有充分電荷保持特性的較厚阻障膜，以便不使用熱載子便可進行非局部性電洞注入之情形則成為研究課題。
至此，作為解決上述課題之方法，例如由H.Lue等人所述「2005年IEEE、國際電子器件年會技術摘要(2005 IEEE,International Electron Device Meeting,Technical Digest)」、p.555~558(非專利文獻8)中揭示有不使用熱載子進行電洞注入之情形。於使用氧化矽膜作為阻障層之層積絕緣膜構造中，由通道注入電洞時，因氮化矽膜與矽基板之間形成之氧化矽膜較厚，故無法穿隧注入。因此，代替該氧化矽膜，形成極薄之氧化矽膜與氮化矽膜與氧化矽膜之層積構造，並於施加電場之狀態下，可達成易於自基板側使電洞穿隧之狀態。然而，讀取時須要使用基板側作為通道，因此為維持通道特性，抑制因干擾而使臨限值變化，而必須使氧化膜較厚形成。又，注入電洞時，通過該阻障膜而使電荷移動，因此電洞可通過通道界面。因此，仍無法避免界面特性之劣化。
因此，本發明之目的在於提供一種可提高具有非揮發性記憶體構造之半導體裝置之電性特性的技術。
本發明之上述及其他目的與新穎特徵，可根據本說明書之記述及附圖而獲悉。
簡單說明本案所揭示之發明中具代表性者之概要，則如下所示。
即，本發明具有使用於基板上所形成之閘極絕緣膜作為電荷保持層之非揮發性記憶體元件，上述閘極絕緣膜具有自上述基板側依序層積有第1絕緣膜、第2絕緣膜、第3絕緣膜及第4絕緣膜的構造，上述第3絕緣膜之能帶隙大於上述第2絕緣膜之能帶隙，並且相對於電荷具有能障。
又，簡單說明本案所揭示之發明中其他具代表性者之概要，則如下所示。
即，本發明於具備使用層積絕緣膜之電荷保持層的非揮發性記憶體單元中，自閘極電極側進行對電荷保持層之電洞注入。又，藉由易於自閘極電極之電洞之能帶層積構造，而形成電荷保持層之層積絕緣膜之閘極電極側的能帶構成。
簡單說明本案所揭示之發明中由具代表性者所獲得之效果，則如下所示。
即，具有為藉由於基板上介隔著閘極絕緣膜所形成之閘極電極而對上述基板表面帶來場效的絕緣閘極型場效電晶體構成而使用上述閘極絕緣膜作為電荷保持層之非揮發性記憶體元件，上述閘極絕緣膜具有自上述基板側依序層積有第1絕緣膜、第2絕緣膜、第3絕緣膜及第4絕緣膜之構成，上述第3絕緣膜之能帶隙大於上述第2絕緣膜之能帶隙，並且相對於電荷具有能障，因此可提高具有非揮發性記憶體構造之半導體裝置的電性特性。
於本實施形態中，提供一種具備非揮發性記憶體之半導體裝置，其可解決上述問題，同時實現高效寫入．抹除特性、與穩定之電荷保持特性。
以下實施形態中，分為複數個部分或者實施形態進行說明，除特別說明之情形外，彼等之間並非無關者。又，於用以說明本實施形態之所有圖式中對具有相同功能者附上相同符號，並儘量省略其重複說明。以下，根據圖式，詳細說明本發明之實施形態。
(實施形態1)
關於本實施形態1之特徵即自閘極電極側進行之電洞注入，可藉由基板垂直方向上之1維能帶構造而進行理解。因此，於本實施形態1中，以採用與上述構成作為特徵之通常之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)相同之元件構造的非揮發性記憶體單元(以下，於實施形態中僅稱為記憶體單元)使用時之情形作為代表性單元構造進行說明。其後，研究電子注入法，明確用於適合高速動作之單元構造的情形。該等可根據記憶體單元之用途而選擇使用最佳構造。
以下，使用圖7~圖10說明具有本實施形態1之非揮發性記憶體之半導體裝置的形成步驟，藉此說明其構造。再者，圖7~圖10係相當於圖1(a)之X1－X1線之處的剖面圖，此處，使用相當於所謂0.13微米級之製程技術加以說明。
首先，如圖7所示，準備基板1(此處為平面大致圓形之晶圓)。該基板1例如由p型矽(Si)單晶構成，且具有沿厚度方向相互位於相反側的第1主表面及第2主表面。於該基板1之第1主表面上，使用眾所周知之淺溝槽隔離(STI：Shallow Trench Isolation)製程，形成元件隔離區域15、與包圍上述元件隔離區域15之活化區域。又，藉由進行硼之離子植入法及活化退火處理，可於基板表面上形成例如濃度為1017 cm－3 之阱區域。
繼而，如圖8所示，於活化區域之基板1之第1主表面上進行犧牲氧化並除去後，使露出之基板1之第1主表面例如氧化4 nm左右，藉此形成由氧化矽膜構成之絕緣膜(第1絕緣膜)2B1。繼之，於基板1之第1主表面上，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而沈積6 nm左右之例如由氮化矽膜構成的絕緣膜(第2絕緣膜、電荷保持層、電荷蓄層積)2B2，進而，於其上藉由CVD法而沈積5 nm左右之例如由含氧之氮化矽膜構成的絕緣膜(第3絕緣膜)2B3。
通常於氮化矽膜之CVD中，例如使用SiH2 Cl2 與NH3 作為原料氣體，但可例如向原料氣體中添加氧化材料N2 O，並限制NH3 流量，藉此可形成含有特定濃度氧之氮化矽膜。含氧氮化矽膜相比於氮化矽膜，能帶隙可得以增大(參照圖11)。此處，氧與氮之組成比為1：1。
其後，進而於絕緣膜2B3上，形成1 nm左右之例如由氧化矽膜構成的絕緣膜(第4絕緣膜)2B4。該絕緣膜2B4之形成，可使用ISSG(In-Situ Steam Generation，原處蒸汽產生)氧化。即，使含氧氮化矽膜(絕緣膜2B3)進行ISSG氧化，藉此可於其上部形成1nm之絕緣膜2B4。此時，形成絕緣膜2B4時因含氧氮化矽膜(絕緣膜2B3)被氧化，因此沈積絕緣膜2B3時，必須預先較厚地沈積該氧化部分。如此，形成作為電荷保持層之層積絕緣膜構成的閘極絕緣膜2。
繼而，如圖9所示，例如藉由CVD法等沈積150 nm左右之高濃度摻雜硼(B)的p型多晶矽膜後，使用閘極圖案藉由乾蝕法對上述多晶矽膜進行加工，藉此形成閘極電極3。繼之，以閘極電極3為罩幕，例如藉由離子植入法以40 keV之能量，2×1015 cm-2 之劑量注入砷(As)，再例如藉由950度下進行60秒之熱處理而使之活化，藉此於基板1之第1主表面上，在閘極電極3之寬度方向(短方向)兩側形成源極/汲極用之擴散層4a、4b。
如此，形成絕緣閘極型場效電晶體構成之記憶體單元MC2。於本實施形態中，最終閘極電極3由p型多晶矽形成。其原因為如下所述，本實施形態中自閘極電極3側對電荷保持層注入電洞，因此可提高電洞之注入效率。
其後，如圖10所示，於基板1之第1主表面上沈積絕緣膜17後，進行已知之佈線步驟，藉此於絕緣膜17上形成到達擴散層4a、4b及閘極電極3之接觸孔18，進而於絕緣膜17上形成擴散層電極19a、19b及閘極電極佈線等。平面圖與圖1(a)相同。
圖10表示於源極/汲極兩者之擴散層4a、4b上分別電性連接擴散層電極19a、19b的構成。亦可藉由線狀形成擴散層4a、4b而將其用作佈線。又，採用記憶體單元陣列構成時，亦可由兩者之記憶體單元共有相鄰接記憶體單元之其中一方之擴散層，並於其上配置與電極之觸點。又，圖10以所謂1層金屬之構造加以表示，而半導體裝置中則可施行多層佈線。然而，該等技術為已知者，此處省略其說明。
圖11表示如上所述形成之本實施形態1之記憶體單元MC2之電荷保持層即層積絕緣膜(閘極絕緣膜2)的能帶構造(圖11(b))、與經本發明者研究之圖1之MONOS構造之記憶體單元MC0之電荷保持層即層積絕緣膜(閘極絕緣膜2)之能帶構造(圖11(a))的比較。
任一構造中氮化矽膜(絕緣膜2A2、2B2)之電荷陷阱均為主電荷保持層。於記憶體單元MC0之構造中，氧化矽膜(絕緣膜2A1、2A3)與氮化矽膜(絕緣膜2A2)相對於電子及電洞之能帶偏移BD1、BD2，根據例如財滿等人之應用物理第70卷、第9號(2001年)、p.1050(非專利文獻9)所述，則分別為1.1 eV、2.9 eV。
本實施形態1之半導體裝置之記憶體單元MC2構造下的含氧氮化矽膜(絕緣膜2B3)中，相對於電荷保持層(絕緣膜2B2)，電子及電洞分別具有0.5 eV、0.8 eV之偏移阻障(能帶偏移BD3、BD4)。再者，自閘極電極3觀察，能帶偏移BD5表示相對於電洞注入的偏移。又，圖11表示平帶狀態(閘極電極3與基板1之間之閘極絕緣膜2未受到偏壓的狀態、即不具有電荷之閘極絕緣膜2之電場為0或者通道表面之電場為0的狀態)。
其次，對本實施形態1之記憶體單元MC2之寫入/抹除動作加以說明。
本實施形態1之記憶體單元MC2之寫入/抹除亦與圖1及圖2之記憶體單元MC0相同，藉由注入電子及電洞改變總電荷量而進行資訊記憶。寫入及抹除之說法根據方式而定，並非根據記憶體單元之基本動作。因此，此處作為電子及電洞之注入法進行說明。再者，於本實施形態1中，讀取動作亦與上述圖2(c)之說明相同。
圖12表示電子注入中本實施形態1之記憶體單元MC2之閘極絕緣膜2的能帶構造(圖12(b))、與經本發明者研究之圖1之MONOS構造之記憶體單元MC0的閘極絕緣膜2之能帶構造(圖12(a))的比較。
電子e之注入，本實施形態1之記憶體單元MC2之情形，與圖1之記憶體單元MC0之情形均相同，自基板1側使電子e為熱載子狀態，藉此向絕緣膜2B2、2B進行注入。此時使通道電流流動，使電子e進入閘極電極3側，因此對閘極電極3施以正電位(例如12 V)。
圖13表示電洞注入中本實施形態1之記憶體單元MC2之閘極絕緣膜2的能帶構造(圖13(b))、與經本發明者研究之圖1之MONOS構造的記憶體單元MC0之閘極絕緣膜2之能帶構造(圖13(a))的比較。
於圖1之記憶體單元MC0之構成中，電洞h之注入如圖13(a)所示，自基板1側注入熱載子狀態之電洞h。因此對閘極電極3施加負電位(例如－6 V)。
與此相對，於本實施形態1之記憶體單元MC2中，對閘極電極3施加正電位(例如8 V)，並自閘極電極3側主要藉由F－N(Fowler－Nordheim)穿隧效應使絕緣膜2B3穿隧而將電洞h注入至絕緣膜2B2中。絕緣膜2B3上之絕緣膜2B4主要使與多晶矽之界面狀態保持良好，故厚度較薄，為1 nm左右，因此電洞h藉由穿隧效應而直接穿透。因此，不能成為決定注入時電洞穿透的主要原因。絕緣膜2B3之能帶隙小於氧化矽膜的能帶隙，故可於較小電場下使電洞h實現F－N穿隧。
另一方面，於注入電洞h後之電荷保持狀態下，閘極電極3並未受到偏壓，因此絕緣膜2B2中捕獲之電荷，必須穿透絕緣膜2B3、2B4之層積膜才能脫附。因此，可具有良好之電荷保持特性。為使由含氧氮化矽膜形成之絕緣膜2B3進行F－N穿隧，有效的是增強絕緣膜2B3所受到之電場。因此，可藉由使絕緣膜2B3之介電常數低於作為電荷保持層之絕緣膜2B2的介電常數，而增強電場。藉由使絕緣膜2B3中含氧，而可使絕緣膜2B3之介電常數為5.5左右，使之與介電常數為7.5之絕緣膜2B2產生差值。藉此，可提高電洞h之注入效率。
於基板1側，藉由絕緣膜2B1而抑制電荷脫附。於圖1之記憶體單元MC0之構造中，自通道側注入電子及電洞電荷。因注入通道中加速難度大於電子之電洞，因此無法於絕緣膜2B1上形成較厚之氧化膜。相對於此，於本實施形態1之記憶體單元MC2之構造中，由於自基板1側僅注入熱載子狀態之電子e，可將絕緣膜2B1設定為具有充分厚度(厚於絕緣膜2A1)。因此，可提高記憶體單元MC2之電荷保持特性。
此處，表示有藉由含氧氮化膜(絕緣膜2B3)而形成相對於電洞h能障高度低於氧化膜之薄膜之情形。作為除此以外之方法，可不使用氮化膜，而例如使用Ta2 O5 、ZrO2 、HfO2 作為絕緣膜2B3之材料，藉此獲得相同之效果。
如此，根據本實施形態1之記憶體單元MC2，自閘極電極3側向電荷保持層(絕緣膜2B2)注入電洞h，藉此無須使電洞h通過與通道連接之界面及絕緣膜2B1便可使電洞h進行動作。因此，由於不會因絕緣膜2B1之劣化而導致重寫耐久性及電荷保持特性劣化，故可提供具有高效之重寫(寫入．抹除)特性、與穩定之電荷保持特性的記憶體單元MC2。
(實施形態2)
如上述實施形態1所示，為維持電荷保持特性，而必須藉由相對於電荷保持層(絕緣膜2B2)具有能障之絕緣膜來抑制電荷脫附。
根據上述實施形態1，由於可使電子以熱載子方式進行注入之下側(基板側)，使用由氧化矽膜形成之絕緣膜2B1，因此可獲得良好的阻障性。因此，此處關於上側(閘極電極側)，考慮可同時實現電荷保持特性與電洞注入的薄膜構成即可。
即，對於電荷保持層，可藉由使用能帶隙較大之薄膜，而使之獲得較大的能帶偏移。另一方面，考慮到電洞注入，則需要使來自閘極電極之能障低於基板矽與氧化矽膜之阻障，或者如上述實施形態1所示，即便界面中能障較高，但因薄膜極其薄，故而需要實質上與能障較低者相同。H.Lue等人之非專利文獻8中揭示之氧化膜．氮化膜．氧化膜之層積構造，亦可認為滿足該條件。
因此，於應用該等者之本實施形態2中，如圖14之能帶構造所示，記憶體單元MC3之電荷保持層之層積構造能夠由如下層積構造實現，該層積構造層積有由氧化矽膜形成之絕緣膜2B1、由氮化矽膜形成之絕緣膜(電荷保持層)2B2、由氧化矽膜形成之絕緣膜2C1、由氮化矽膜形成之絕緣膜2C2、以及由氧化矽膜形成之絕緣膜2C3。此處絕緣膜2C1、2C2、2C3必須由例如2 nm以下極其薄者構成。
再者，於本實施形態2之記憶體單元MC3中，閘極絕緣膜2之構成以外的基本構成與圖10所示者相同。又，圖14表示平帶狀態(閘極電極3與基板1之間的閘極絕緣膜2未受到偏壓的狀態，即不具有電荷之閘極絕緣膜2之電場為0或者通道表面之電場為0的狀態)。
根據如此之本實施形態2，可同時實現記憶體單元MC3之電荷保持特性與電洞注入。
(實施形態3)
於上述實施形態1中，表示有可藉由形成含氧氮化矽膜，而相對於電荷保持層(絕緣膜2B2)而設置能障之情形。
於本實施形態3中，對記憶體單元之電荷保持層由矽組成量較多之氮化矽膜而形成的情形加以說明。矽組成量較多之氮化矽膜，相比於化學計量性組成之(通常之)氮化矽膜，能帶隙較小。圖15中表示該情形之閘極絕緣膜2之能帶構造的情形。又，圖15表示平帶狀態(閘極電極3與基板1之間之閘極絕緣膜2未受到偏壓的狀態，即不具有電荷之閘極絕緣膜2之電場為0或者通道表面之電場為0的狀態)。
於本實施形態3之記憶體單元MC4中，絕緣膜2B1與絕緣膜2B3之間形成有作為電荷保持層的絕緣膜2B5。絕緣膜2B5與上述實施形態1、2之絕緣膜2B2相同，例如由氮化矽膜形成，但其矽之組成比與上述實施形態1、2之絕緣膜2B2不同。即，絕緣膜2B5之矽組成量(比)大於化學計量性組成(化學計量學)之氮化矽膜(絕緣膜2B2)中矽之組成量(比)。如此之矽組成較多之絕緣膜2B5，例如藉由以SiH2 Cl2 與NH3 為原料氣體之CVD法進行沈積時，可藉由減小NH3 流量而形成。
如此可藉由減小作為電荷保持層之絕緣膜2B5的能帶隙，而增加與作為電荷脫附阻止層之絕緣膜2B3的阻障高度(能帶偏移BD6、BD7)。
圖15中之能帶偏移BD3、BD4表示使用通常之氮化矽膜時分別相對於電子及電洞的能障(0.5 eV、0.8 eV)，又，圖15中之能帶偏移BD6、BD7表示使用上述矽組成量較多之絕緣膜2B5時分別相對於電子及電洞的能障(0.7 eV、1.0 eV)。再者，於本實施形態3之記憶體單元MC4中，閘極絕緣膜2之構成以外之基本構成與圖10所示者相同。
根據如此之本實施形態3，可保持以與上述實施形態1相同之方式自閘極電極3向絕緣膜2B2注入電洞之狀態不變，使記憶體單元MC4之電荷保持特性高於上述實施形態1。
(實施形態4)
圖16表示本實施形態4之半導體裝置之記憶體單元MC5之閘極絕緣膜2的帶構成之說明圖。再者，圖16表示平帶狀態(閘極電極3與基板1之間之閘極絕緣膜2未受到偏壓的狀態，即不具有電荷之閘極絕緣膜2之電場為0或者通道表面之電場為0的狀態)。
於本實施形態4中，記憶體單元MC5之閘極絕緣膜2藉由於基板1之主表面上依序層積絕緣膜2B1、絕緣膜2B2、絕緣膜2C1及絕緣膜2B3而形成。如上所述，絕緣膜2C1例如由氧化矽膜構成，且其厚度薄於絕緣膜2B2、2B3之厚度。又，如上所述，絕緣膜2B3例如由含氧氮化矽膜形成。再者，於本實施形態4之記憶體單元MC5中，閘極絕緣膜2之構成以外的基本構成與圖10所示者相同。
根據如此之本實施形態4，可藉由於記憶體單元MC5之閘極絕緣膜2之電荷保持層即絕緣膜2B2上形成具有較高能障的絕緣膜2C1，而實現良好之電荷保持特性。再者，於本實施形態4中，可使電洞自閘極電極3良好地注入到絕緣膜2B2中。
此處，例示有於絕緣膜2B3上設置閘極電極3之情形，但亦可於絕緣膜2B3上形成由氧化矽膜形成之絕緣膜2B4(或者絕緣膜2C3)，並於其上設置閘極電極3。
(實施形態5)
於本實施形態5中，對上述實施形態4之構成中電荷保持層與上述實施形態3相同由富含矽絕緣膜而形成的情形加以說明。
圖17表示本實施形態5之半導體裝置之記憶體單元MC6的閘極絕緣膜2之能帶構成之說明圖。再者，圖17表示平帶狀態(閘極電極3與基板1之間之閘極絕緣膜2未受到偏壓的狀態，即不具有電荷之閘極絕緣膜2之電場為0或者通道表面之電場為0的狀態)。
於本實施形態5中，與上述實施形態3相同，記憶體單元MC6之電荷保持層由矽組成量較多之氮化矽膜構成之絕緣膜2B5而形成。藉此，絕緣膜2B5之能帶隙相比於化學計量性組成之(通常之)氮化矽膜，能帶隙變小。
再者，於本實施形態5之記憶體單元MC6中，閘極絕緣膜2之構成以外之基本構成與圖10所示者相同。又，上述以外之閘極絕緣膜2之絕緣膜之層積構成與上述實施形態4所說明者相同。
根據如此之本實施形態5，可使電荷蓄層積上具備具有較高能障之薄膜，又，可增大電荷蓄層積與上部絕緣膜層2C1之能障高度(能帶偏移BD6、BD7)，因此可具有良好之電荷保持特性。再者，於本實施形態5中，可使電洞自閘極電極3良好地注入至絕緣膜2B5中。
(實施形態6)
於發揮本實施形態特長之方面，有效的是，於記憶體單元之電荷保持層中，具有較厚之下側氧化膜，且提高電子注入之效率。圖3所說明之分割閘極型記憶體單元構造中，有效的是使用本實施形態之閘極絕緣膜2的層積構造，自閘極電極側注入電洞。
圖18~圖21表示將上述實施形態1所示之閘極絕緣膜2之層積構造應用於記憶體電晶體的閘極絕緣膜者。圖18表示本實施形態6之記憶體單元MC7之平面圖，圖19表示圖18之X3－X3線之剖面圖，圖20表示圖19之記憶體單元MC7之主要部分放大剖面圖，圖21表示圖18之X4－X4線之剖面圖。再者，記憶體單元MC7之電路圖與圖3(a)所示者相同。又，使用有記憶體單元MC7之記憶體單元陣列之電路構成例亦與圖4所示者相同。又，閘極絕緣膜2之能帶構造亦與上述實施形態1所說明者相同。
本實施形態6之記憶體單元MC7，具有選擇電晶體(第2絕緣閘極型場效電晶體)Qs、與記憶體電晶體(第1絕緣閘極型場效電晶體、非揮發性記憶體元件)Qm。選擇電晶體Qs與記憶體電晶體Qm以串連方式電性連接。該選擇電晶體Qs與記憶體電晶體Qm鄰接配置於基板1之第1主表面上。
選擇電晶體Qs之閘極電極(第2閘極電極)5經由閘極絕緣膜(第2閘極絕緣膜)6而形成於基板1之第1主表面上。該閘極電極5例如由低電阻之多晶矽構成，且於其上表面形成有例如矽化鎢般之矽化物層20。可藉由施加至該閘極電極5之電壓，選擇記憶體電晶體Qm。又，於該閘極電極5其中一方之側面上，形成有例如由氧化矽膜形成之側壁21a。再者，閘極絕緣膜6例如由氧化矽膜形成。
另一方面，記憶體電晶體Qm之閘極電極(第1閘極電極)7經由閘極絕緣膜(第1閘極絕緣膜)2，而形成於基板1之第1主表面即上述選擇電晶體Qs之閘極電極5的另一側面上。該閘極電極7僅設置於閘極電極5之側面，並將其上表面加工為圓錐狀。又，該閘極電極7例如由低電阻之p型多晶矽而形成。其原因在於，於本實施形態中，由於自閘極電極3側向電荷保持層注入電洞，因此可提高電洞之注入效率。於閘極電極7之上表面例如形成有如矽化鎢般之矽化物層20。又，於該閘極電極7之其中之一側面，例如形成有由氧化矽膜形成之側壁21b。
上述閘極絕緣膜2與上述實施形態1相同，以如下方式形成：自基板1之第1主表面及閘極電極7之側面依序層積例如由氧化矽膜構成之絕緣膜2B1、例如由氮化矽膜構成之絕緣膜2B2、例如由含氧氮化矽膜構成的絕緣膜2B3、以及例如由氧化矽膜構成之絕緣膜2B4。藉由該閘極絕緣膜2而使閘極電極7與基板1及閘極電極5絕緣。
又，於基板1之主表面上，於上述閘極電極5之單側形成有汲極用之擴散層(第2擴散層)9D，且於閘極電極7之單側形成有源極用之擴散層(第1擴散層)9S。即，於基板1之第1主表面上，沿配置有閘極電極5、7之方向上，配置有擴散層9S、由閘極電極7控制之第1通道、由閘極電極5控制之第2通道、以及擴散層9D。
擴散層9D、9S具有雜質濃度相對較低之低雜質濃度擴散層9a、以及雜質濃度相對較高的高雜質濃度擴散層9b。擴散層9a形成於通道側，擴散層9b以於自通道離開擴散層9a之距離的位置上與擴散層9a電性連接的狀態而形成。又，於擴散層9b之上表面，例如形成有如矽化鎢般之矽化物層20。此處，例示相互鄰接之記憶體單元MC7之汲極用之擴散層9D為共有的情形。
於該基板1之第1主表面上，以覆蓋上述閘極電極5、7、側壁21a、21b、擴散層9D、9S及元件隔離區域15等之方式，沈積有例如由氧化矽膜形成的絕緣膜25。於該絕緣膜25上形成有位元線BL。該位元線BL例如由鋁等金屬構成，並通過絕緣膜25上形成之接觸孔26而與擴散層9D電性連接。
於如此之記憶體單元MC7中，使擴散層9S、9D之間流動之電流因閘極電極7而導致之電壓特性變化作為記憶資訊。本實施形態6之情形中，亦使用電子與電洞作為對用作電荷保持層之閘極絕緣膜2的保持電荷，電子自基板1側注入，而電洞自閘極電極7側注入。電子藉由記憶體電晶體Qm與選擇電晶體Qs，而於閘極電極7、5之間的通道中形成高電場區域，並藉由源極側注入而注入至閘極絕緣膜2中。
此處，記憶體電晶體Qm之閘極絕緣膜2中使用本實施形態之層積膜，由此記憶體單元MC7之抹除動作與上述情形不同。即，於進行抹除時，對記憶體電晶體Qm之閘極電極7施加正電位15 V，對源極用之擴散層9S、汲極用之擴散層9D、選擇電晶體Qs之閘極電極5及基板1施加0 V。藉此，自閘極電極7向電荷保持層(絕緣膜2B2)注入電洞。寫入及讀取動作可與上述情形相同。
於該方式下，由於進行抹除時無需使電洞為熱載子狀態，因此如上述抹除法之較大抹除電流不會進行流動。因此，可同時抹除多個記憶體單元。又，於寫入、抹除、保持、讀取之所有記憶體單元動作中，無需對記憶體電晶體Qm之閘極電極7施加負電位，因此可簡化閘極電極7之驅動電路構成。又，於進行抹除時可高效注入電洞，因此可降低臨限值。因此，於可藉由選擇電晶體Qs而選擇記憶體單元之本實施形態6的記憶體單元MC7中，能夠以0 V讀取記憶體電晶體Qm之閘極電極7。除進行寫入抹除時以外，由於成為記憶體電晶體Qm之閘極電極7未受到偏壓之狀態，因此對電荷保持較為有效。
其次，根據圖22~圖30對本實施形態6之半導體裝置的製造方法之一例加以說明。圖22~圖30係本實施形態6之半導體裝置之製造步驟中記憶體區域的主要部分剖面圖，各圖之左側表示相當於圖18之X3－X3線之處的剖面圖，右側表示相當於圖18之X4－X4之處的剖面圖。此處，例示相當於所謂0.13微米級之製程。
首先，如圖22所示，使用眾所周知之淺溝槽隔離(STI：Shallow Trench Isolation)製程，於基板1(該階段係稱為半導體晶圓之平面大致變形的半導體薄板)之第1主表面上，形成活化區域與元件隔離區域15。
繼而，於活化區域上使矽表面露出，並對基板1之第1主表面進行熱氧化，藉此形成例如2.5 nm之閘極絕緣膜6。其後，藉由CVD法而沈積200 nm左右之多晶矽後，藉由選擇閘極圖案而使之圖案化，此後對多晶矽進行蝕刻，形成選擇電晶體的閘極電極5(字線WL)。該時，此處雖未圖示，但可同時於同一基板1之第1主表面上，對運算電路部之MOSFET的閘極電極進行加工。
繼之，於除去記憶體電晶體形成區域中之閘極絕緣膜6之後，如圖23所示，與上述實施形態1相同地，以覆蓋基板1之第1主表面及閘極電極5之表面的方式形成閘極絕緣膜2。即，使露出之基板1之第1主表面氧化4 nm左右而形成由氧化矽膜形成之絕緣膜2B1後，於其上藉由CVD法沈積4 nm左右之由氮化矽膜而形成的絕緣膜2B2。繼而，於絕緣膜2B2上，藉由CVD法沈積4 nm之由含氧氮化矽膜形成的絕緣膜2B3，其後，進而於其上藉由CVD法沈積1 nm左右之由氧化矽膜形成的絕緣膜2B4(參照圖20)。再者，因絕緣膜2B1、2B2、2B3、2B4較薄，故此處以閘極絕緣膜2加以說明。
繼之，如圖24所示，於基板1之第1主表面上，藉由CVD法沈積70 nm左右之現場(in－situ)高濃度摻雜硼(B)的p型多晶矽膜7A。
繼而，對該多晶矽膜7A進行各向異性蝕刻，藉此如圖25所示，於選擇電晶體用之閘極電極5之側面上，形成間隙壁形狀的記憶體電晶體用之閘極電極7。此時，於閘極電極7上與上層佈線接觸之部分中，預先形成光阻圖案(光罩)。又，此處並未圖示，但可進行追加蝕刻，以自多餘部分之凸型側面除去多晶矽膜7A。
其後，如圖26所示，記憶體電晶體用之閘極電極7可僅形成於選擇電晶體用之閘極電極5的單側，故而蝕刻除去作為多餘部分之多晶矽膜7A。符號26表示光阻蝕刻的保護圖案。此時閘極絕緣膜2可用作底層保護層。
其次，除去保護圖案26後，如圖27所示，蝕刻除去露出之閘極絕緣膜2(未由閘極電極7覆蓋之閘極絕緣膜2的部分)，並進行清洗。
繼而，藉由對基板1實施熱氧化處理而於基板1之第1主表面上形成2 nm的氧化矽膜(圖中省略)。其後，由光阻實施圖案化，以10 keV、1015 cm－2 之劑量將砷(As)離子植入至記憶體電晶體用之閘極電極7側擴散層區域中，形成擴散層9a。
其次，如圖28所示，於基板1之第1主表面上，沈積100 nm左右之作為間隙壁的氧化矽膜21。該步驟係眾所周知之LDD(Lightly doped drain，輕摻雜汲極)製程，可同時形成非揮發性記憶體之周邊電路及其他運算電路部等之MOSFET。即，周邊運算電路部之MOSFET亦構成為通道兩側具有低雜質濃度的擴散層9a。
繼而，對氧化矽膜21實施各向異性乾蝕刻處理，藉此如圖29所示，於選擇電晶體用之閘極電極5及記憶體電晶體用之閘極電極7的單側側面形成側壁21a，21b。
其後，將閘極電極5、7及側壁21a、21b作為罩幕，藉由離子植入法將砷(As)導入至基板1之第1主表面中，藉此形成擴散層9b。可對應該雜質摻雜，亦於選擇電晶體用之閘極電極5中摻雜雜質。再者，非揮發性記憶體之周邊電路及其他運算電路部等之MOSFET，亦構成為經由擴散層9a而於通道兩側具有高雜質濃度擴散層9b。
其次，藉由眾所周知之自對準矽化物製程，如圖30所示，於選擇電晶體用之閘極電極5、記憶體電晶體用之閘極電極7、源極及汲極用之擴散層9b、汲極擴散層9b的上表面形成矽化物層20。再者，亦於非揮發性記憶體之周邊電路及其他運算電路部等之MOSFET的閘極電極、源極及汲極用之擴散層之上表面，形成矽化物層20。
以如此方式，形成選擇電晶體Qs及記憶體電晶體Qm，並形成抹除時自閘極電極7側向閘極絕緣膜2之電荷保持層注入電洞之分離閘構造的記憶體單元MC7。以下，藉由採用通常之CMOS(Complementary MOS)製程之佈線步驟，而製造圖18~圖21所示的半導體裝置1。
此處，例示了自對準形成記憶體電晶體Qm之閘極電極7的示例，但如圖31之記憶體單元MC8所示，亦可於選擇電晶體Qs之閘極電極5側面形成記憶體電晶體Qm之閘極電極7，並且以亦覆蓋閘極電極5之上表面的方式進行圖案化。此時，相比於實施形態6中說明之構成，可提高抹除時電洞注入動作的穩定性。
(實施形態7)
於本實施形態7中，對替換上述實施形態6所示之記憶體單元的選擇電晶體用之閘極電極、與記憶體電晶體用之閘極電極之情形的構成例加以說明。
圖32表示本實施形態7之半導體裝置之記憶體單元MC9的主要部分剖面圖。此處，記憶體單元MC9之記憶體電晶體Qm的閘極電極7形成為平坦狀。閘極電極7與基板1之間的閘極絕緣膜2亦形成為平坦狀。再者，閘極絕緣膜2之能帶構造與上述實施形態1所說明者相同。
於閘極電極7之上表面，形成有例如由氧化矽膜形成之覆蓋絕緣膜27。於閘極電極7之單側側面上，經由例如由氧化矽膜形成之側壁28而形成有選擇電晶體Qs的閘極電極5。藉此，閘極電極5、7相互絕緣。閘極電極5之上部形成為圓錐狀。藉由各向異性乾蝕刻而自對準地形成閘極電極5。
於該構造中，可以平坦形狀形成記憶體電晶體Qm之閘極電極7，使層積膜所受之電場保持固定，因此相比於上述實施形態6，可均勻地注入電洞。
此處，例示了自對準地形成選擇電晶體Qs之閘極電極5的示例，但如圖33所示之記憶體單元MC10般，選擇電晶體Qs之閘極電極5亦可形成於記憶體電晶體Qm之閘極電極7的側面，並且以覆蓋閘極電極7之上表面的方式進行圖案化。
此時，對閘極電極5進行圖案化時，可同時圖案化形成周邊CMOS電路之MOSFET的閘極電極，因此可簡化加工。
以上，根據實施形態具體說明了本發明者研製之發明，但本發明並非限於上述實施形態，勿言之，可於不脫離本發明要旨的範圍內進行各種變更。
[產業上之可利用性]
本發明可應用於具有非揮發性記憶體構造之半導體裝置製造業。
1．．．半導體基板
2．．．閘極絕緣膜(第1閘極絕緣膜)
2A1．．．絕緣膜
2A2．．．絕緣膜
2A3．．．絕緣膜
2B1．．．絕緣膜(第1絕緣膜)
2B2．．．絕緣膜(第2絕緣膜、電荷保持層)
2B3．．．絕緣膜(第3絕緣膜)
2B4．．．絕緣膜(第4絕緣膜)
2B5．．．絕緣膜(第2絕緣膜、電荷保持層)
2C1．．．絕緣膜
2C2．．．絕緣膜
2C3．．．絕緣膜
3．．．閘極電極
4a,4b．．．擴散層
5．．．閘極電極(第2閘極電極)
6．．．閘極絕緣膜(第2閘極絕緣膜)
7．．．閘極電極(第1閘極電極)
7A．．．多晶矽膜
9S．．．擴散層(第1擴散層)
9D．．．擴散層(第2擴散層)
9a．．．擴散層
9b．．．擴散層
15．．．元件隔離區域
17．．．絕緣膜
18．．．接觸孔
19a,19b．．．擴散層電極
20．．．矽化物層
21．．．氧化矽膜
21a,21b．．．側壁
25．．．絕緣膜
26．．．保護圖案
27．．．覆蓋絕緣膜
28．．．側壁
MC0．．．非揮發性記憶體單元
MC1,MC2,MC3,MC4,MC5,MC6．．．非揮發性記憶體單元
MC7,MC8,MC9,MC10．．．非揮發性記憶體單元
Qs．．．選擇電晶體(第2絕緣閘極型場效電晶體)
Qm．．．記憶體電晶體(第1絕緣閘極型場效電晶體)
WL,SGL0~SGL3,MGL0~MGL3．．．字線
BL,BL0,BL1,BL2．．．位元線
SL0,SL1．．．源極線
e．．．電子
h．．．電洞
圖1(a)係具代表性之非揮發性記憶體單元之平面圖，圖1(b)係圖1(a)之X1－X1線的剖面圖。
圖2(a)、(b)、(c)、(d)係非揮發性記憶體單元之寫入、抹除動作及讀取動作時之說明圖。
圖3(a)係具有選擇電晶體與記憶體電晶體之非揮發性記憶體單元的等價電路圖，圖3(b)係與圖3(a)所示之電路相應之非揮發性記憶體單元的平面圖，圖3(c)係圖3(b)之X2－X2線之剖面圖。
圖4係使用圖3之非揮發性記憶體單元而構成記憶體單元陣列時之一例的電路圖。
圖5係圖3之非揮發性記憶體單元之代表性寫入動作操作的說明圖。
圖6係圖3之非揮發性記憶體單元之代表性抹除動作操作的說明圖。
圖7係作為本發明一實施形態之半導體裝置之製造步驟中非揮發性記憶體單元的剖面圖。
圖8係繼圖7之半導體裝置之製造步驟中非揮發性記憶體單元的剖面圖。
圖9係繼圖8之半導體裝置之製造步驟中非揮發性記憶體單元之剖面圖。
圖10係繼圖9之半導體裝置之製造步驟中之非揮發性記憶體單元之剖面圖。
圖11(a)係經本發明者研究之具有圖1之MONOS構造之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖，圖11(b)係具有圖10之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖。
圖12(a)係電子注入中具有經本發明者研究之圖1之MONOS構造之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖，圖12(b)係電子注入中具有圖10之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖。
圖13(a)係電洞注入中具有經本發明者研究之圖1之MONOS構造之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖，圖13(b)係電洞注入中具有圖10之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖。
圖14係具有作為本發明其他實施形態(實施形態2)之半導體裝置之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖。
圖15係具有作為本發明其他實施形態(實施形態3)之半導體裝置之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構造之說明圖。
圖16係具有作為本發明其他實施形態(實施形態4)之半導體裝置之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構成之說明圖。
圖17係具有作為本發明其他實施形態(實施形態5)之半導體裝置之非揮發性記憶體單元之電荷保持層的閘極絕緣膜之能帶構成之說明圖。
圖18係作為本發明其他實施形態(實施形態6)之半導體裝置之非揮發性記憶體單元的平面圖。
圖19係圖18之X3－X3線之剖面圖。
圖20係圖19之非揮發性記憶體單元的主要部分放大剖面圖。
圖21係圖18之X4－X4線之剖面圖。
圖22係圖18之半導體裝置之製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖23係繼圖22之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖24係繼圖23之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖25係繼圖24之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖26係繼圖25之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖27係繼圖26之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖28係繼圖27之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖29係繼圖28之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖30係繼圖29之於圖18之半導體裝置製造步驟中記憶體區域的主要部分剖面圖，左側係相當於圖18之X3－X3線之處的剖面圖，右側係相當於圖18之X4－X4之處的剖面圖。
圖31係作為本發明進而其他實施形態之半導體裝置之非揮發性記憶體單元的剖面圖。
圖32係作為本發明之其他實施形態(實施形態7)之半導體裝置之非揮發性記憶體單元的剖面圖。
圖33係作為本發明進而其他實施形態之半導體裝置之非揮發性記憶體單元的剖面圖。
1．．．半導體基板
2．．．閘極絕緣膜(第1閘極絕緣膜)
2A1,2A2,2A3．．．絕緣膜
2B1．．．絕緣膜(第1絕緣膜)
2B2．．．絕緣膜(第2絕緣膜、電荷保持層)
2B3．．．絕緣膜(第3絕緣膜)
2B4．．．絕緣膜(第4絕緣膜)
3．．．閘極電極
MC0,MC2．．．非揮發性記憶體單元
BD1,BD2,BD3,BD4,BD5．．．能帶偏移

Claims (13)

  1. 一種半導體裝置，其特徵在於：具有使用於半導體基板之主表面上所形成之閘極絕緣膜作為電荷保持層的非揮發性記憶體元件；上述閘極絕緣膜具有自上述半導體基板側依序層積有第1絕緣膜、第2絕緣膜、第3絕緣膜及第4絕緣膜之構造，上述第3絕緣膜之能帶隙(bandgap)大於上述第2絕緣膜之能帶隙，並且相對於電荷具有能障(energy barrier)；其中使用電子與電洞作為對於上述作為電荷保持層所使用之上述閘極絕緣膜的保持電荷；上述電子係自上述半導體基板被注入至上述電荷保持層，上述電洞係自上述閘極絕緣膜上所形成之閘極電極被注入至上述電荷保持層；上述第3絕緣膜及上述第4絕緣膜具有使上述電洞可藉由穿隧效應而通過上述第3絕緣膜及上述第4絕緣膜之膜厚；上述第4絕緣膜係包含氧化矽膜。
  2. 如請求項1之半導體裝置，其中上述第1絕緣膜由氧化矽膜形成，上述第2絕緣膜由氮化矽膜形成，上述第3絕緣膜由含氧之氮化矽膜形成。
  3. 如請求項2之半導體裝置，其中上述第2絕緣膜之矽之組成比大於化學計量組成的氮化矽膜之矽之組成比。
  4. 如請求項1之半導體裝置，其中上述第3絕緣膜之介電常 數低於上述第2絕緣膜之介電常數。
  5. 如請求項1之半導體裝置，其中上述閘極電極由p型多晶矽形成。
  6. 如請求項1之半導體裝置，其中上述電子於熱載子狀態下被注入，上述電洞由穿隧效應所注入。
  7. 如請求項2之半導體裝置，其中上述第4絕緣膜係將上述第3絕緣膜即含有氧之氮化矽膜之表面加以原處蒸汽產生(ISSG)氧化而形成之氧化矽膜。
  8. 一種半導體裝置，其特徵在於包括：第1絕緣閘極型場效電晶體，其係形成於半導體基板之主表面上而形成非揮發性記憶體元件者；及第2絕緣閘極型場效電晶體，其與上述第1絕緣閘極型場效電晶體鄰接而形成於上述半導體基板的主表面上；上述第1絕緣閘極型場效電晶體包括：第1閘極絕緣膜，其用作為電荷保持層而形成於上述半導體基板主表面上；及第1閘極電極，其形成於上述第1閘極絕緣膜上；上述第2絕緣閘極型場效電晶體包括：第2閘極絕緣膜，其形成於上述半導體基板主表面上；及第2閘極電極，其形成於上述第2閘極絕緣膜上；上述第1閘極絕緣膜具有自上述半導體基板側依序層積有第1絕緣膜、第2絕緣膜、第3絕緣膜及第4絕緣膜之構造，上述第3絕緣膜之能帶隙大於上述第2絕緣膜之能 帶隙，並且相對於電荷具有能障；其中使用電子與電洞作為對於上述作為電荷保持層所使用之上述第1閘極絕緣膜的保持電荷；上述電子係自上述半導體基板被注入至上述電荷保持層，上述電洞係自上述第1閘極絕緣膜上所形成之第1閘極電極被注入至上述電荷保持層；上述第3絕緣膜及上述第4絕緣膜具有使上述電洞可藉由穿隧效應而通過上述第3絕緣膜及上述第4絕緣膜之膜厚；上述第4絕緣膜係包含氧化矽膜。
  9. 如請求項8之半導體裝置，其中於上述半導體基板之主表面上，沿著配置上述第1閘極電極及上述第2閘極電極之方向，配置第1擴散層、由上述第1閘極電極控制之第1通道、由上述第2閘極電極控制之第2通道、及第2擴散層；將上述第1擴散層與上述第2擴散層之間流動之電流之由上述第1閘極電極所致之電壓特性變化作為記憶資訊。
  10. 如請求項8之半導體裝置，其中藉由施加至上述第2閘極電極之電壓，而選擇上述非揮發性記憶體元件。
  11. 如請求項8之半導體裝置，其中藉由上述第1、第2絕緣閘極型場效電晶體，而於上述第1閘極電極與上述第2閘極電極之間之通道中形成高電場區域，並藉由源極側注入(source side injection)而將電子注入上述第1閘極絕緣 膜中。
  12. 如請求項8之半導體裝置，其中上述第1絕緣膜由氧化矽膜形成，上述第2絕緣膜由氮化矽膜形成，上述第3絕緣膜由含氧之氮化矽膜形成。
  13. 如請求項12之半導體裝置，其中上述第4絕緣膜係將上述第3絕緣膜即含有氧之氮化矽膜之表面加以原處蒸汽產生(ISSG)氧化而形成之氧化矽膜。
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