JP4965948B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4965948B2
JP4965948B2 JP2006255884A JP2006255884A JP4965948B2 JP 4965948 B2 JP4965948 B2 JP 4965948B2 JP 2006255884 A JP2006255884 A JP 2006255884A JP 2006255884 A JP2006255884 A JP 2006255884A JP 4965948 B2 JP4965948 B2 JP 4965948B2
Authority
JP
Japan
Prior art keywords
insulating film
gate electrode
gate
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006255884A
Other languages
English (en)
Other versions
JP2008078387A (ja
Inventor
大 久本
至 柳
泰洋 嶋本
利之 峰
裕 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006255884A priority Critical patent/JP4965948B2/ja
Priority to TW096123312A priority patent/TWI413261B/zh
Priority to US11/829,248 priority patent/US8319274B2/en
Publication of JP2008078387A publication Critical patent/JP2008078387A/ja
Application granted granted Critical
Publication of JP4965948B2 publication Critical patent/JP4965948B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリ構造を有するものを有効に動作させる方式に関するものである。
現在、半導体素子を集積したＬＳＩ（Large Scale Integration）は、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなってきている。今日のＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合プログラムを格納できることが必須の条件となっており、そのための素子として、ＬＳＩに組み込まれた集積半導体メモリの一つである不揮発性メモリが極めて重要になってきている。ＬＳＩを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えができ、かつＬＳＩの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。
半導体素子の不揮発性メモリについては、例えばＳ．Ｓｚｅ著、「フィジックス オブ セミコンダクタ デバイス (Physics of Semiconductor Devices,2nd edition)」 第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４９６〜５０６（非特許文献１）に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも記載があるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるものは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ＬＳＩプロセスと整合性よくメモリを形成できることが知られている。
電荷を蓄える絶縁膜としては、窒化膜と酸化膜を積層させることで、電荷の保持特性と書き換え特性を両立できることから、以前より広く用いられてきている。例えば、パイオニア的な開発例として、ヤツダ（Ｙａｔｓｕｄａ）等による報告、「アイ・イー・イー・イー トランザクション オン エレクトロン デバイス（IEEE Transaction on Electron Devices）」VOL. ED-32, NO.2, pp.224-231, 1985（非特許文献２）がみられる。ここでは、メモリトランジスタと選択トランジスタとを直列に配した２トランジスタセルを用いている。メモリトランジスタでは、チャネルとゲート間にバイアスすることでＦ−Ｎ(ファウラーノルドハイム（Fowler-Nordheim）)トンネル電流および直接トンネル電流を用いて、チャネル全面に電荷の注入・放出を行わせるようにしている。
米国特許ＵＳ６２１５１４８号明細書 米国特許ＵＳ５９６９３８３号明細書 米国特許ＵＳ６４７７０８４号明細書 Ｓ．Ｓｚｅ著、「フィジックス オブ セミコンダクタ デバイス (Physics of Semiconductor Devices,2nd edition)」 第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４９６〜５０６ 「アイ・イー・イー・イー トランザクション オン エレクトロン デバイス（IEEE Transaction on Electron Devices）」VOL. ED-32, NO.2, pp.224-231, 1985 「１９９７年シンポジウムオンＶＬＳＩテクノロジー(1997 Symposium on VLSI Technology)」、１９９７年、p.６３〜６４ 「１９８６年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1986 IEEE, International Electron Device Meeting, Technical Digest)」、１９８６年、ｐ．５８４〜５８７ 「１９８７年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1987 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１８〜７２１ 「２００１年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2001 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１９〜７２２ 「２００４年インターナショナル リライアビリティ フィジックス シンポジウム プロシーディング(2004 International Reliability Physics Symposium Proc.)」、ｐ．５２７〜５３０ 「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2005 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．５５５〜５５８ 応用物理学会、「応用物理第７０巻、第９号（２００１年）」、ｐ．１０５０
しかし、電荷の注入放出を行なわせながら、充分な電荷保持特性を持つことを両立させなければならないことは、基本的に問題の根源となっている。例えば、実用においては、電荷保持特性を充分に確保するため積層膜を厚くすると、書き込み消去が困難になり、書き込みあるいは消去の時間が実用範囲を超えてしまう課題となってくる。
これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を、ホットキャリアを用いて注入することで記憶情報の書き換えを行なうことが提案されている。ホットキャリア注入を用いることで、厚い絶縁膜があっても電荷の注入を効率的に行えるようにするものである。
この方式については、例えば米国特許ＵＳ６２１５１４８号明細書（特許文献１）に記載がみられる。本方式によれば、局所的に電子と正孔とを交互に注入することができるため、プレーナ型ＭＯＳＦＥＴのチャネル方向の端部、すなわちソースおよびドレイン拡散層端に、それぞれ別の電荷注入状態を作り、電荷情報として読み出すことができることが示されている。このメモリセルは、基本的にはＭＯＳＦＥＴのデバイス構造を用いて、ゲート絶縁膜を通常のシリコン酸化膜から、シリコン酸化膜とシリコン窒化膜およびシリコン酸化膜の３層の積層に置き換えたものである。ただし、メモリアレイの構成法として、ソース・ドレイン拡散層を厚い素子分離酸化膜下に形成すること、また、拡散層をゲート電極と同方向にライン状に形成して配線層として用いることなども考えられている。いずれのアレイにおいても、１つのセルに着目すると、多くの場合、基本的なメモリセル動作は同様で、以下に説明するものとなっている。また、このゲート絶縁膜の積層構造をＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon)）と通称されており、ここでもこの表記を用いる。
代表的な不揮発性メモリセルの平面配置と、そのＸ１−Ｘ１線の断面構造とを図１（ａ），（ｂ）に示す。半導体基板（以下、単に基板という）１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面にはゲート絶縁膜２を介してゲート電極３が形成されている。ゲート絶縁膜２は、不揮発性メモリセルＭＣ０の情報の記憶に係わる電荷を保持する電荷保持層としての機能を有しており、３つの絶縁膜２Ａ１，２Ａ２，２Ａ３が基板１の主面側から順に積み重ねられて形成されている。絶縁膜２Ａ１，２Ａ３は、例えばシリコン酸化膜により形成され、それらの間の絶縁膜２Ａ２は、例えばシリコン窒化膜により形成されている。基板１の主面においてゲート電極３の幅方向（短方向）の両側には、ソース、ドレイン用のｎ型の拡散層４ａ，４ｂが形成されている。
このような不揮発性メモリセルＭＣ０の書き込み、消去動作および読み出し動作を図２（ａ），（ｂ），（ｃ），（ｄ）に図示する。
書き込み時には、ゲート電極３(ワード線ＷＬ)に１５Ｖ、拡散層４ａ（ビット線ＢＬ１）を０Ｖ、拡散層４ｂ（ビット線ＢＬ２）を５Ｖとする。チャネルの電界で加速された電子がホットキャリア状態となり、拡散層４ｂ（ＢＬ２）端の電荷蓄積部に注入される(図２（ａ）参照)。このホットキャリアの生成法としては、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。
消去法としては、図２（ｂ）に示すように、ゲート電極３（ＷＬ）に−６Ｖ、拡散層４ａ（ＢＬ1）に０Ｖ、拡散層４ｂ（ＢＬ２）に６Ｖを与える。拡散層４ｂ（ＢＬ２）の端部でバンド間トンネル現象により正孔を発生させ、拡散層４ｂ（ＢＬ２）−基板１間バイアスで加速することで電荷保持層（ゲート絶縁膜２の絶縁膜２Ａ２）に正孔を注入する。
読み出し時には、ゲート電極３（ＷＬ）に３Ｖ、拡散層４ａ（ＢＬ1）に１Ｖ、拡散層４ｂ（ＢＬ２）に０Ｖを与えることで、図２（ｃ）に示した矢印方向に流れるチャネル電流量を保持電荷情報として読み出す。すなわち、拡散層４ｂ（ＢＬ２）端に電子が注入されているときには、閾値が高く、チャネル電流は流れない。また、正孔が注入された状態では閾値が低く、多くのチャネル電流をみることができる。
この不揮発性メモリセルＭＣ０では、閾値は読み出すときのソース側となる拡散層端に注入された電荷に強く影響され、ドレイン側となる拡散層端の電荷状態には、あまり強く依存しない。そのため、上述した拡散層４ａ（ＢＬ１）と拡散層４ｂ（ＢＬ２）とを入れ替えて用いることで、１セルを２ビットとして用いることができる。拡散層４ａ（ＢＬ１）側に電子を、拡散層４ｂ（ＢＬ２）側に正孔を注入し、拡散層４ａ（ＢＬ１）側を読み出しているときの様子を図２（ｄ）に示した。ここでは、拡散層４ａ（ＢＬ１）側に正孔が、拡散層４ｂ（ＢＬ２）側には電子が蓄積（保持）された様子を示している。
また、一つのメモリトランジスタではなく、上述Ｙａｔｓｕｄａ等の方法とは異なる２つのトランジスタを組み合わせることでメモリ動作させるメモリセルも提案されている。この動作については、例えば「１９９７年シンポジウムオンＶＬＳＩテクノロジー(1997 Symposium on VLSI Technology)」、１９９７年、p.６３〜６４（非特許文献３）に記述がみられる。この構造では、メモリ動作させる多結晶シリコンゲートとメモリセルの選択を行なうゲートとが分かれて形成されている。また、同様の記載が、例えば米国特許ＵＳ５９６９３８３号明細書（特許文献２）や米国特許ＵＳ６４７７０８４号明細書（特許文献３）にも見ることができ、‘スプリットゲート’構造と呼ばれることがある。
この不揮発性メモリセル構造では、基本的にはｎチャネル型のＭＯＳＦＥＴをベースとした２つのトランジスタを有している。すなわち、選択トランジスタと、その脇のメモリトランジスタとを、いわゆる‘縦積み‘の配置で連結させるようにした構成とされている。これを等価回路として示したのが図３（ａ）である。なお、図３（ｂ）および図３（ｃ）には、それぞれ図３（ａ）に示す回路に対応するメモリセルの平面図およびそのＸ２−Ｘ２線の断面図を一例として示す。
この不揮発性メモリセルＭＣ１は、選択トランジスタＱｓと、メモリトランジスタＱｍとを有している。選択トランジスタＱｓとメモリトランジスタＱｍとは直列に電気的に接続されている。
選択トランジスタＱｓのゲート電極５は、例えば低抵抗な多結晶シリコンからなり、基板１の主面上にゲート絶縁膜６を介して形成されている。ゲート絶縁膜６は、例えばシリコン酸化膜により形成されている。一方、メモリトランジスタＱｍのゲート電極７は、例えば低抵抗な多結晶シリコンからなり、基板１の主面上であって、上記選択トランジスタＱｓのゲート電極５の側面に、ゲート絶縁膜２を介して形成されている。図３（ｃ）で示したように、メモリトランジスタＱｍのゲート電極７は、スペーサと呼ばれるプロセスを用いることが有効であるが、形成方法等については、本願の実施の形態において詳しく述べる。メモリトランジスタＱｍのゲート絶縁膜２は、電荷保持層であり、シリコン酸化膜でシリコン窒化膜を挟む構造で形成された、いわゆるＭＯＮＯＳ構造になっている。
また、基板１の主面において、上記ゲート電極５の片側には、ドレイン用の拡散層９Ｄが形成され、ゲート電極７の片側には、ソース用の拡散層９Ｓが形成されている。拡散層９Ｄ，９Ｓは、低不純物濃度の拡散層９ａと、高不純物濃度の拡散層９ｂとを有している。拡散層９ａは、チャネル側に形成され、拡散層９ｂは、チャネルから拡散層９ａ分だけ離れた位置に拡散層９ａに電気的に接続された状態で形成されている。拡散層９Ｄ，９Ｓは、それぞれゲート電極５，７をマスクとして形成されている。
このような不揮発性メモリセルＭＣ１を用いてメモリセルアレイを構成した場合の配置例を図４に示した。選択トランジスタＱｓとメモリトランジスタＱｍとのゲート電極（選択ゲート、メモリゲート）５，７が、それぞれ符号のＳＧＬ、ＭＧＬで示したワード線を構成し、選択トランジスタＱｓの拡散層９Ｄがビット線ＢＬに、また、メモリトランジスタＱｍの拡散層９Ｓがソース線ＳＬになっている。
図５および図６に、この不揮発性メモリセルＭＣ１の代表的な書き込み消去動作オペレーションを図示した。このメモリセルの基本的な動作として、（１）書き込み、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためｎチャネル型のＭＯＳＦＥタイプで形成した不揮発性メモリセルについて述べるが、ｐチャネル型のＭＯＳＦＥＴタイプでも原理的には同様に形成することができる。
（１）書き込み時を模式的に図５に示した。メモリトランジスタＱｍのゲート電極７側の拡散層９Ｓに正電位を与え、選択トランジスタＱｓのゲート電極５側の拡散層９Ｄには基板１と同じ接地電位を与える。メモリトランジスタＱｍのゲート電極７に基板１に対して高いゲートオーバードライブ電圧を加えることで、メモリトランジスタＱｍのゲート電極７下のチャネルをオン状態にする。ここで選択トランジスタＱｓのゲート電極５の電位を閾値より０．１ないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲート電極５，７の境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリトランジスタＱｍのゲート電極７側に注入される。インパクトイオン化によるキャリアの発生の様子を符号のＥ１として図示した。電子を白抜きの丸印、正孔をハッチングを付した丸印で示した。この現象はソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものであり、これについては、例えば「１９８６年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1986 IEEE, International Electron Device Meeting, Technical Digest)」、１９８６年、ｐ．５８４〜５８７（非特許文献４）にＡ．Ｔ．Ｗｕ等による記述がみられる。ここでの記述は、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択トランジスタのゲート電極とメモリトランジスタのゲート電極との境界付近に集中するため、メモリトランジスタのゲート電極において、選択トランジスタのゲート電極側端部に集中的に注入が行なわれることである。また、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
（２）消去時の様子を図６に模式的に示した。メモリトランジスタＱｍのゲート電極７に負電位を与え、そのゲート電極７側の拡散層９Ｓに正電位を与えることにより、拡散層端部のゲート電極７と拡散層９Ｓがオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。これを符号のＥ２で図示した。このバンド間トンネル現象については、例えば「１９８７年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1987 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１８〜７２１（非特許文献５）にＴ．Ｙ．Ｃｈａｎ等による記述が見られる。この不揮発性メモリセルＭＣ１においては、発生したホールがチャネル方向へ加速され、メモリトランジスタＱｍのゲート電極７のバイアスにより引かれＭＯＮＯＳ膜中に注入されることにより消去動作が行なわれる。また、発生したホールが２次的な電子―正孔対を発生する様子を符号のＥ３で示した。これらのキャリアもＭＯＮＯＳ膜中に注入される。すなわち、エレクトロンの電荷により上昇していたメモリトランジスタＱｍのゲート電極７の閾値を、注入されたホールの電荷により引き下げることができる。
（３）保持時、電荷はＭＯＮＯＳ絶縁膜中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
（４）読み出し時、選択トランジスタＱｓのゲート電極５側の拡散層９Ｄに正電位を与え、選択トランジスタＱｓのゲート電極５に正電位を与えることで、そのゲート電極５下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリトランジスタＱｍのゲート電極７の閾値差を判別できる適当なメモリトランジスタＱｍのゲート電位（すなわち、書き込み状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。
これらの報告にみられるように、ホットキャリアを用いた電荷注入は、効率よく行える特長がある。一方、高エネルギー状態のキャリア注入は、膜に対して大きなストレスを与え、電荷注入が局所的に行なわれることから、書き換え耐性や電荷保持特性の劣化を引き起こすことが知られている。この劣化については、例えば「２００１年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2001 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．７１９〜７２２（非特許文献６）のＷ．Ｊ．Ｔｓａｉ等による記述がみられる。ここでは、図１および図２を用いて説明した不揮発性メモリセル構造について、保持特性の劣化が説明されている。これによると、ホットキャリアの正孔注入により、ＭＯＮＯＳの基板側のシリコン酸化膜にトラップが形成される。このトラップを介して電荷の移動が起こるため、電荷保持特性が書き換えとともに劣化して行くものと考えられている。また、例えば「２００４年インターナショナル リライアビリティ フィジックス シンポジウム プロシーディング(2004 International Reliability Physics Symposium Proc.)」、ｐ．５２７〜５３０（非特許文献７）に示したＥ．Ｌｕｓｋｙ等によると、保持特性の劣化は、窒化膜中に局所的に注入された正孔の水平方向での移動による広がりによって引き起こされる機構が働くことが提起されている。
これらの課題は、ホットキャリアを用いて正孔を注入するために、膜を劣化させるものであり、また、高電界位置で局所的に注入されるために起こってくるものとみることができる。そのため、充分な電荷保持特性を有する厚いバリア膜を持ち、かつ、ホットキャリアを用いずに非局所的な正孔の注入ができるようにすることが課題となる。
これまで、上記課題を解決する方法として、正孔の注入にホットキャリアを用いずに行うことが、例えばＨ．Ｌｕｅ等による「２００５年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2005 IEEE, International Electron Device Meeting, Technical Digest)」、ｐ．５５５〜５５８（非特許文献８）に示されている。シリコン酸化膜をバリア層として用いる積層絶縁膜構造では、チャネルより正孔を注入する際、シリコン窒化膜とシリコン基板との間に形成したシリコン酸化膜が厚いためトンネル注入させることができなかった。そこで、このシリコン酸化膜に代えて、極薄膜のシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層構造を形成し、電界をかけた状態では、基板側から正孔がトンネルし易い状態を作るようにしたものである。しかし、基板側は読み出し時にチャネルとして用いることが必要なため、チャネル特性を維持し、ディスターブによる閾値変化を抑えるには、酸化膜を厚く形成することが必要になる。また、正孔注入時には、このバリア膜を通して電荷移動をさせるため、チャネル界面を正孔が通過することになる。これにより、界面特性の劣化はやはり避けることができないものとなる。
そこで、本発明の目的は、不揮発性メモリ構造を有する半導体装置の電気的特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、基板上に形成されたゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、前記ゲート絶縁膜は、前記基板側から順に第１絶縁膜、第２絶縁膜、第３絶縁膜および第４絶縁膜を積層した構造を有しており、前記第３絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持つものである。
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、積層絶縁膜を用いた電荷保持層を持つ不揮発性メモリセルにおいて、電荷保持層への正孔の注入をゲート電極側から行うものである。また、電荷保持層の積層絶縁膜のゲート電極側のバンド構成をゲート電極からの正孔の注入が容易となるバンドの積層構造により形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、基板上にゲート絶縁膜を介して形成されたゲート電極により前記基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタ構成とされ、前記ゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、前記ゲート絶縁膜は、前記基板側から順に第１絶縁膜、第２絶縁膜、第３絶縁膜および第４絶縁膜を積層した構成を有しており、前記第３絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持つことにより、不揮発性メモリ構造を有する半導体装置の電気的特性を向上させることができる。
本実施の形態では、上記問題点を解決し、高効率な書き込み・消去特性と、安定した電荷保持特性を両立させることができる不揮発性メモリを持った半導体装置を提供する。
以下の実施の形態においては、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではない。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明はできる限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の特徴であるゲート電極側からの正孔注入については、基板垂直方向での１次元的なバンド構造によって理解することができる。そこで、本実施の形態１では、その構成が特徴的となる通常のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)と同じデバイス構造をとる不揮発性メモリセル（以下、実施の形態において単にメモリセルという）を用いた場合を代表的なセル構造として説明する。その後、電子注入法の検討を行い、高速動作に適したセル構造に用いた場合を明らかにする。これらは、メモリセルの用途に応じて最適な構造を選んで用いることができる。
以下、本実施の形態１の不揮発性メモリを有する半導体装置の形成工程を図７〜図１０により説明することにより、その構造について説明する。なお、図７〜図１０は、図１（ａ）のＸ１−Ｘ１線に相当する箇所の断面図であり、ここでは、いわゆる０．１３ミクロン世代相当のプロセス技術を用いて説明する。
まず、図７に示すように、基板１（ここでは平面略円形状のウエハ）を用意する。この基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有している。この基板１の第１主面に、公知の浅溝素子分離(ＳＴＩ:Shallow Trench Isolation)プロセスを用いて、素子分離領域１５と、これに取り囲まれた活性領域とを形成する。また、ボロンのイオン打ち込み法および活性化アニール処理を行うことで、基板表面に、例えば１０１７ｃｍ−３の濃度を持ったウエル領域を形成することができる。
次いで、図８に示すように、活性領域の基板１の第１主面に犠牲酸化を行い除去した後、露出した基板１の第１主面を、例えば４ｎｍ程度酸化することにより、シリコン酸化膜からなる絶縁膜（第１絶縁膜）２Ｂ１を形成する。続いて、基板１の第１主面上に、例えばシリコン窒化膜からなる絶縁膜（第２絶縁膜、電荷保持層、電荷蓄積層）２Ｂ２を、例えばＣＶＤ(Chemical Vapor Deposition)法により６ｎｍ程度堆積し、さらに、その上に、例えば酸素を含むシリコン窒化膜からなる絶縁膜（第３絶縁膜）２Ｂ３をＣＶＤ法により５ｎｍ程度を堆積する。
一般にシリコン窒化膜のＣＶＤでは、例えばＳｉＨ２Ｃｌ２とＮＨ３を原料ガスとして用いるが、例えば原料ガスに酸化材Ｎ２Ｏを添加し、ＮＨ３流量を制限することで酸素を所定の濃度含有したシリコン窒化膜を形成することができる。酸素を含有したシリコン窒化膜では、シリコン窒化膜に比べバンドギャップの大きくすることができる（図１１参照）。ここでは、酸素と窒素との組成比が１：１となるようにした。
その後、さらに絶縁膜２Ｂ３上に、例えばシリコン酸化膜からなる絶縁膜（第４絶縁膜）２Ｂ４を１ｎｍ程度を形成する。この絶縁膜２Ｂ４の形成においては、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることができる。すなわち、酸素を含有したシリコン窒化膜（絶縁膜２Ｂ３）をＩＳＳＧ酸化することで、その上部に絶縁膜２Ｂ４を１ｎｍを形成することができる。この場合、絶縁膜２Ｂ４の形成時、酸素を含有したシリコン窒化膜（絶縁膜２Ｂ３）が酸化されるため、絶縁膜２Ｂ３の堆積時に、予めこの酸化分を厚く堆積する必要がある。このようにして電荷保持層である積層絶縁膜構成のゲート絶縁膜２が形成される。
次いで、図９に示すように、例えばボロン（Ｂ）を高濃度にドーピングしたｐ型の多結晶シリコン膜を１５０ｎｍ程度、ＣＶＤ法等により堆積した後、その多結晶シリコン膜を、ゲートパターンを用いてドライエッチング法により加工することにより、ゲート電極３を形成する。続いて、ゲート電極３をマスクに、例えば砒素（Ａｓ）をイオン打ち込み法により４０ｋｅＶのエネルギーで２×１０１５ｃｍ−２のドーズ量で注入し、例えば９５０度６０秒の熱処理により活性化することで、基板１の第１主面においてゲート電極３の幅方向（短方向）の両側にソース・ドレイン用の拡散層４ａ，４ｂを形成する。
このようにして絶縁ゲート型電界効果トランジスタ構成のメモリセルＭＣ２を形成する。本実施の形態では、最終的にゲート電極３がｐ型の多結晶シリコンにより形成されている。これは、後述のように、本実施の形態では、ゲート電極３側から電荷保持層に対して正孔を注入するので、正孔の注入効率を向上させるためである。
その後、図１０に示すように、基板１の第１主面上に絶縁膜１７を堆積した後、既知の配線工程を行うことで、絶縁膜１７に拡散層４ａ，４ｂおよびゲート電極３に達するコンタクトホール１８を形成し、さらに絶縁膜１７上に拡散層電極１９ａ，１９ｂおよびゲート電極配線等を形成する。平面図は図１（ａ）と同じである。
図１０は、ソース・ドレインの両方の拡散層４ａ，４ｂに、それぞれ拡散層電極１９ａ，１９ｂを電気的に接続する構成を示している。拡散層４ａ，４ｂをライン状に形成することで配線として用いることもできる。また、メモリセルアレイ構成をとる場合、互いに隣接するメモリセルの一方の拡散層を両方のメモリセルで共有し、そこに電極とのコンタクトを配置することもできる。また、図１０では、いわゆるメタル１層の構造で示しているが、半導体装置においては、多層の配線がなされることになる。しかし、これらの技術は既知のものであり、ここでは説明を省略する。
図１１は、上記のように形成した本実施の形態１のメモリセルＭＣ２の電荷保持層である積層絶縁膜（ゲート絶縁膜２）のバンド構造（図１１（ｂ））と、本発明者が検討した図１のＭＯＮＯＳ構造のメモリセルＭＣ０の電荷保持層である積層絶縁膜（ゲート絶縁膜２）のバンド構造（図１１（ａ））とを比較して示している。
いずれの構造でもシリコン窒化膜（絶縁膜２Ａ２，２Ｂ２）の電荷トラップが主たる電荷保持層になっている。メモリセルＭＣ０の構造では、シリコン酸化膜（絶縁膜２Ａ１，２Ａ３）と、シリコン窒化膜（絶縁膜２Ａ２）とでは、電子および正孔に対するバンドオフセットＢＤ１、ＢＤ２は、例えば応用物理第７０巻、第９号（２００１年）、ｐ．１０５０（非特許文献９）の財満等によるとそれぞれ１．１ｅＶ，２．９ｅＶといわれている。
本実施の形態１の半導体装置のメモリセルＭＣ２の構造による酸素含有シリコン窒化膜（絶縁膜２Ｂ３）では、電荷保持層（絶縁膜２Ｂ２）に対して、電子および正孔が、それぞれ０．５ｅＶ，０．８ｅＶのオフセット障壁（バンドオフセットＢＤ３，ＢＤ４）を持っている。なお、バンドオフセットＢＤ５は、ゲート電極３からみて、正孔の注入に対するオフセットを示している。また、図１１はフラットバンド状態（ゲート電極３と基板１との間のゲート絶縁膜２にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜２の電界がゼロあるいはチャネル表面の電界がゼロの状態）を示している。
次に、本実施の形態１のメモリセルＭＣ２の書き込み・消去動作について説明する。
本実施の形態１のメモリセルＭＣ２の場合も書き込み・消去は図１および図２のメモリセルＭＣ０と同様に、電子および正孔の注入によりトータルの電荷量を変えることで情報の記憶としている。書き込みおよび消去の呼び方は方式によるものであり、メモリセルの基本的動作に依らない。そこで、ここでは、電子および正孔の注入法として説明する。なお、本実施の形態１においても、読み出し動作については、前記図２（ｃ）で説明したのと同じである。
図１２は、電子注入における本実施の形態１のメモリセルＭＣ２のゲート絶縁膜２のバンド構造（図１２（ｂ））と、本発明者が検討した図１のＭＯＮＯＳ構造のメモリセルＭＣ０のゲート絶縁膜２のバンド構造（図１２（ａ））とを比較して示している。
電子ｅの注入は、本実施の形態１のメモリセルＭＣ２の場合も図１のメモリセルＭＣ０の場合も同様に、基板１側から電子ｅをホットキャリア状態とすることで、絶縁膜２Ｂ２，２Ｂへと注入する。このときチャネル電流を流し、ゲート電極３側に電子ｅを引き込むため、ゲート電極３に正電位（例えば１２Ｖ）を与える。
図１３は、正孔注入における本実施の形態１のメモリセルＭＣ２のゲート絶縁膜２のバンド構造（図１３（ｂ））と、本発明者が検討した図１のＭＯＮＯＳ構造のメモリセルＭＣ０のゲート絶縁膜２のバンド構造（図１３（ａ））とを比較して示している。
正孔ｈの注入は、図１のメモリセルＭＣ０の構成では、図１３（ａ）に示すように、基板１側からホットキャリア状態の正孔ｈを注入する。そのためゲート電極３に負電位（例えば−６Ｖ）を与える。
これに対して本実施の形態１のメモリセルＭＣ２では、ゲート電極３に正電位(例えば８Ｖ)を与え、正孔ｈをゲート電極３側から主としてＦ−Ｎ(Fowler-Nordheim)トンネル現象により、絶縁膜２Ｂ３をトンネルさせて絶縁膜２Ｂ２に注入する。絶縁膜２Ｂ３上の絶縁膜２Ｂ４は、主として多結晶シリコンとの界面状態を良好にするものであり、１ｎｍ程度と薄い為、正孔ｈは直接トンネル現象により透過する。そのため、注入時の正孔透過を決める主因とはならない。絶縁膜２Ｂ３は、シリコン酸化膜に比べ、バンドギャップが小さく、正孔ｈを小さな電界でＦ−Ｎトンネルさせることができる。
一方、正孔ｈを注入した後の電荷保持状態では、ゲート電極３にバイアスが印加されていないため、絶縁膜２Ｂ２に捕獲された電荷は、絶縁膜２Ｂ３，２Ｂ４の積層膜を透過しなければ脱離することができない。そのため、良好な電荷保持特性を持つことができる。酸素を含有するシリコン窒化膜により形成された絶縁膜２Ｂ３をＦ−Ｎトンネルさせるには、絶縁膜２Ｂ３にかかる電界を強くすることが有効である。そのため、電荷保持層である絶縁膜２Ｂ２に比べ絶縁膜２Ｂ３の誘電率を低くすることで、電界を強くすることができる。絶縁膜２Ｂ３中に酸素を含有させることにより、絶縁膜２Ｂ３の比誘電率を５．５程度にし、比誘電率が７．５の絶縁膜２Ｂ２と差をつけることがでる。これにより、正孔ｈの注入効率を高くすることができる。
基板１側については、絶縁膜２Ｂ１により電荷脱離を抑えている。図１のメモリセルＭＣ０の構造では、チャネル側から電子および正孔電荷を注入している。電子に比べチャネルで加速しにくい正孔を注入するため、絶縁膜２Ｂ１に厚い酸化膜を形成することができない。これに対して、本実施の形態１のメモリセルＭＣ２の構造においては、基板１側からは、ホットキャリア状態の電子ｅのみを注入するため、絶縁膜２Ｂ１を充分に厚く（絶縁膜２Ａ１よりも厚く）設定することができる。したがって、メモリセルＭＣ２の電荷保持特性を向上させることができる。
ここでは、正孔ｈに対して酸化膜に比べ低いエネルギー障壁高さを持つ膜を酸素含有窒化膜（絶縁膜２Ｂ３）により形成することを示した。これ以外の方法として、窒化膜を用いずに、絶縁膜２Ｂ３の材料として、例えばＴａ２Ｏ５，ＺｒＯ２，ＨｆＯ２を用いることで、同様の効果を得ることができる。
このように、本実施の形態１のメモリセルＭＣ２によれば、電荷保持層（絶縁膜２Ｂ２）への正孔ｈの注入をゲート電極３側から行うことにより、チャネルと接する界面および絶縁膜２Ｂ１に正孔ｈを通過させることなく動作させることができる。このため、絶縁膜２Ｂ１の劣化による書き換え耐性および電荷保持特性の劣化を引き起こすことがないので、高効率な書き換え（書き込み・消去）特性と、安定した電荷保持特性とを持ったメモリセルＭＣ２を提供することができる。
（実施の形態２）
前記実施の形態１において明らかなように、電荷保持特性を維持するには、電荷保持層（絶縁膜２Ｂ２）に対してエネルギー障壁を持った絶縁膜により電荷脱離を抑さえることが必要である。
前記実施の形態１によれば、電子をホットキャリア注入できる下側（基板側）については、シリコン酸化膜により形成された絶縁膜２Ｂ１を用いるため、良好なバリア性を得ることができる。そこで、ここでは、上側（ゲート電極側）について、電荷保持特性と正孔注入とを両立する膜構成を考えれば良い。
すなわち、電荷保持層に対して、バンドギャップの大きな膜を用いることで、大きなバンドオフセットを得ることができる。一方、正孔注入を考えると、ゲート電極からのエネルギー障壁が、基板シリコンとシリコン酸化膜の障壁に比べ低いこと、もしくは、前記実施の形態１に示したように、界面にエネルギー障壁的には高くても、極めて薄い膜のため実効的には低いものと同等であることが求められる。Ｈ．Ｌｕｅ等による非特許文献８に示された酸化膜・窒化膜・酸化膜の積層構造も、この条件を満たすものと考えられる。
そこで、これを応用した本実施の形態２においては、図１４のバンド構造に示すように、メモリセルＭＣ３の電荷保持層の積層構造を、シリコン酸化膜により形成された絶縁膜２Ｂ１、シリコン窒化膜により形成された絶縁膜（電荷保持層）２Ｂ２、シリコン酸化膜により形成された絶縁膜２Ｃ１、シリコン窒化膜により形成された絶縁膜２Ｃ２、シリコン酸化膜により形成された絶縁膜２Ｃ３の積層構造により実現することができる。ここに絶縁膜２Ｃ１，２Ｃ２，２Ｃ３は、例えば２ｎｍ以下の極めて薄いもので構成することが必要である。
なお、本実施の形態２のメモリセルＭＣ３において、ゲート絶縁膜２の構成以外の基本構成は、図１０で示したのと同じである。また、図１４はフラットバンド状態（ゲート電極３と基板１との間のゲート絶縁膜２にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜２の電界がゼロあるいはチャネル表面の電界がゼロの状態）を示している。
このような本実施の形態２によれば、メモリセルＭＣ３の電荷保持特性と正孔注入とを両立することができる。
（実施の形態３）
前記実施の形態１においては、酸素を含有したシリコン窒化膜を形成することで、電荷保持層（絶縁膜２Ｂ２）に対してエネルギー障壁を設けることができることを示した。
本実施の形態３においては、メモリセルの電荷保持層をシリコン組成量の多いシリコン窒化膜により形成する場合について説明する。シリコン組成量の多いシリコン窒化膜は、化学量論的組成の（通常の）シリコン窒化膜に比べて、バンドギャップが小さくなっている。この場合のゲート絶縁膜２のバンド構造の様子を図１５に示した。また、図１５はフラットバンド状態（ゲート電極３と基板１との間のゲート絶縁膜２にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜２の電界がゼロあるいはチャネル表面の電界がゼロの状態）を示している。
本実施の形態３のメモリセルＭＣ４においては、絶縁膜２Ｂ１と絶縁膜２Ｂ３との間に電荷保持層である絶縁膜２Ｂ５が形成されている。絶縁膜２Ｂ５は、前記実施の形態１，２の絶縁膜２Ｂ２と同様に、例えばシリコン窒化膜により形成されているが、そのシリコンの組成比が前記実施の形態１，２の絶縁膜２Ｂ２と異なる。すなわち、絶縁膜２Ｂ５のシリコン組成量（比）が、化学量論的組成（ストイキオメトリ）のシリコン窒化膜（絶縁膜２Ｂ２）のシリコンの組成量（比）よりも大きい。このようなシリコン組成の多い絶縁膜２Ｂ５は、例えばＳｉＨ２Ｃｌ２とＮＨ３を原料ガスとするＣＶＤ法により堆積するときに、ＮＨ３流量を下げることで形成することができる。
このように電荷保持層である絶縁膜２Ｂ５のバンドギャップを小さくすることにより、電荷脱離阻止層である絶縁膜２Ｂ３との障壁高さ（バンドオフセットＢＤ６，ＢＤ７）を高くすることができる。
図１５中のバンドオフセットＢＤ３、ＢＤ４は、通常のシリコン窒化膜を用いたときの、それぞれ電子および正孔に対するエネルギー障壁（０．５ｅＶ，０．８ｅＶ）を示し、また、図１５中のバンドオフセットＢＤ６、ＢＤ７は、上記シリコン組成量の多い絶縁膜２Ｂ５を用いたときの、それぞれ電子および正孔に対するエネルギー障壁（０．７ｅＶ，１．０ｅＶ）を示している。なお、本実施の形態３のメモリセルＭＣ４において、ゲート絶縁膜２の構成以外の基本構成は、図１０で示したのと同じである。
このような本実施の形態３によれば、ゲート電極３から絶縁膜２Ｂ２への正孔の注入を前記実施の形態１と同様に行える状態のまま、メモリセルＭＣ４の電荷保持特性を前記実施の形態１よりも向上させることができる。
（実施の形態４）
図１６は、本実施の形態４の半導体装置のメモリセルＭＣ５のゲート絶縁膜２のバンド構成の説明図を示している。なお、図１６はフラットバンド状態（ゲート電極３と基板１との間のゲート絶縁膜２にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜２の電界がゼロあるいはチャネル表面の電界がゼロの状態）を示している。
本実施の形態４においては、メモリセルＭＣ５のゲート絶縁膜２が、基板１の主面から順に、絶縁膜２Ｂ１、絶縁膜２Ｂ２、絶縁膜２Ｃ１および絶縁膜２Ｂ３を積層することで形成されている。絶縁膜２Ｃ１は、上記したように、例えばシリコン酸化膜からなり、その厚さは、絶縁膜２Ｂ２，２Ｂ３よりも薄く形成されている。また、絶縁膜２Ｂ３は、上記したように、例えば酸素を含むシリコン窒化膜により形成されている。なお、本実施の形態４のメモリセルＭＣ５において、ゲート絶縁膜２の構成以外の基本構成は、図１０で示したのと同じである。
このような本実施の形態４によれば、メモリセルＭＣ５のゲート絶縁膜２の電荷保持層である絶縁膜２Ｂ２上に、高いエネルギー障壁をもつ絶縁膜２Ｃ１を形成することにより、電荷保持特性を良好にすることができる。なお、本実施の形態４においても、正孔をゲート電極３から絶縁膜２Ｂ２に良好に注入することができる。
ここでは、絶縁膜２Ｂ３上にゲート電極３を設けた場合が例示されているが、絶縁膜２Ｂ３上にシリコン酸化膜により形成された絶縁膜２Ｂ４（または絶縁膜２Ｃ３）を形成し、その上にゲート電極３を設けても良い。
（実施の形態５）
本実施の形態５においては、前記実施の形態４の構成において、電荷保持層を前記実施の形態３と同様にシリコンリッチな絶縁膜により形成した場合について説明する。
図１７は、本実施の形態５の半導体装置のメモリセルＭＣ６のゲート絶縁膜２のバンド構成の説明図を示している。なお、図１７はフラットバンド状態（ゲート電極３と基板１との間のゲート絶縁膜２にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜２の電界がゼロあるいはチャネル表面の電界がゼロの状態）を示している。
本実施の形態５では、前記実施の形態３と同様に、メモリセルＭＣ６の電荷保持層がシリコン組成量の多いシリコン窒化膜からなる絶縁膜２Ｂ５により形成されている。これにより、絶縁膜２Ｂ５のバンドギャップは、化学量論的組成の（通常の）シリコン窒化膜に比べて、バンドギャップが小さくなっている。
なお、本実施の形態５のメモリセルＭＣ６において、ゲート絶縁膜２の構成以外の基本構成は、図１０で示したのと同じである。また、上記以外のゲート絶縁膜２の絶縁膜の積層構成は前記実施の形態４で説明したのと同じである。
このような本実施の形態５によれば、電荷蓄積層上に高いエネルギー障壁をもつ膜をもつこと、また、電荷蓄積層と上部絶縁膜層２Ｃ１のエネルギー障壁高さ（バンドオフセットＢＤ６，ＢＤ７）を大きくすることができるので、電荷保持特性を良好にすることができる。なお、本実施の形態５においても、正孔をゲート電極３から絶縁膜２Ｂ５に良好に注入することができる。
（実施の形態６）
本実施の形態の特長を生かす上で、メモリセルの電荷保持層において、厚い下側酸化膜を持ちながら、電子注入の効率を上げることが有効である。図３で説明したスプリットゲート型のメモリセル構造に、本実施の形態のゲート絶縁膜２の積層構造を用いて、ゲート電極側から正孔を注入することが有効である。
前記実施の形態１において示したゲート絶縁膜２の積層構造をメモリトランジスタのゲート絶縁膜に適用したものを図１８〜図２１に示す。図１８は本実施の形態６のメモリセルＭＣ７の平面図、図１９は図１８のＸ３−Ｘ３線の断面図、図２０は図１９のメモリセルＭＣ７の要部拡大断面図、図２１は図１８のＸ４−Ｘ４線の断面図を示している。なお、メモリセルＭＣ７の回路図は図３（ａ）で示したものと同じである。また、メモリセルＭＣ７を用いたメモリセルアレイの回路構成例も図４で示したものと同じである。また、ゲート絶縁膜２のバンド構造も前記実施の形態１で説明したのと同じである。
本実施の形態６のメモリセルＭＣ７は、選択トランジスタ（第２の絶縁ゲート型電界効果トランジスタ）Ｑｓと、メモリトランジスタ（第１の絶縁ゲート型電界効果トランジスタ、不揮発性メモリ素子）Ｑｍとを有している。選択トランジスタＱｓとメモリトランジスタＱｍとは直列に電気的に接続されている。この選択トランジスタＱｓとメモリトランジスタＱｍとは、基板１の第１主面上に隣接して配置されている。
選択トランジスタＱｓのゲート電極（第２のゲート電極）５は、基板１の第１主面上にゲート絶縁膜（第２のゲート絶縁膜）６を介して形成されている。このゲート電極５は、例えば低抵抗な多結晶シリコンからなり、その上面には、例えばタングステンシリサイドのようなシリサイド層２０が形成されている。このゲート電極５に印加する電圧により、メモリトランジスタＱｍを選択するようになっている。また、このゲート電極５の一方の側面には、例えばシリコン酸化膜により形成されたサイドウォール２１ａが形成されている。なお、ゲート絶縁膜６は、例えばシリコン酸化膜により形成されている。
一方、メモリトランジスタＱｍのゲート電極（第１のゲート電極）７は、基板１の第１主面上であって、上記選択トランジスタＱｓのゲート電極５の他方の側面に、ゲート絶縁膜（第１のゲート絶縁膜）２を介して形成されている。このゲート電極７は、ゲート電極５の側面のみに設けられ、その上面はラウンドテーパ状に加工されている。また、このゲート電極７は、例えば低抵抗なｐ型の多結晶シリコンにより形成されている。これは、本実施の形態では、ゲート電極３側から電荷保持層に対して正孔を注入するので、正孔の注入効率を向上させるためである。ゲート電極７の上面には、例えばタングステンシリサイドのようなシリサイド層２０が形成されている。また、このゲート電極７の一方の側面には、例えばシリコン酸化膜により形成されたサイドウォール２１ｂが形成されている。
上記ゲート絶縁膜２は、前記実施の形態１と同様に、例えばシリコン酸化膜からなる絶縁膜２Ｂ１と、例えばシリコン窒化膜からなる絶縁膜２Ｂ２と、例えば酸素を含むシリコン窒化膜からなる絶縁膜２Ｂ３と、例えばシリコン酸化膜からなる絶縁膜２Ｂ４とを基板１の第１主面およびゲート電極７の側面から順に積層することで形成されている。このゲート絶縁膜２によりゲート電極７と基板１およびゲート電極５とが絶縁されている。
また、基板１の主面において、上記ゲート電極５の片側には、ドレイン用の拡散層（第２の拡散層）９Ｄが形成され、ゲート電極７の片側には、ソース用の拡散層（第１の拡散層）９Ｓが形成されている。すなわち、基板１の第１主面には、ゲート電極５，７が配置される方向に沿って、拡散層９Ｓと、ゲート電極７により制御される第１のチャネルと、ゲート電極５に制御される第２のチャネルと、拡散層９Ｄとが配置されている。
拡散層９Ｄ，９Ｓは、不純物濃度が相対的に低い低不純物濃度の拡散層９ａと、不純物濃度が相対的に高い高不純物濃度の拡散層９ｂとを有している。拡散層９ａは、チャネル側に形成され、拡散層９ｂは、チャネルから拡散層９ａ分だけ離れた位置に拡散層９ａに電気的に接続された状態で形成されている。また、拡散層９ｂの上面には、例えばタングステンシリサイドのようなシリサイド層２０が形成されている。ここでは、互いに隣接するメモリセルＭＣ７のドレイン用の拡散層９Ｄが共有になっている場合が例示されている。
この基板１の第１主面上には、上記ゲート電極５，７、サイドウォール２１ａ，２１ｂ、拡散層９Ｄ，９Ｓおよび素子分離領域１５等を覆うように、例えばシリコン酸化膜により形成された絶縁膜２５が堆積されている。この絶縁膜２５上には、ビット線ＢＬが形成されている。このビット線ＢＬは、例えばアルミニウム等のような金属からなり、絶縁膜２５に形成されたコンタクトホール２６を通じて拡散層９Ｄと電気的に接続されている。
このようなメモリセルＭＣ７では、拡散層９Ｓ，９Ｄの間に流れる電流の、ゲート電極７による電圧特性変化を記憶情報とさせるようになっている。本実施の形態６の場合も、電荷保持層として用いるゲート絶縁膜２への保持電荷として電子と正孔とを用い、電子は基板１側から注入され、正孔はゲート電極７側から注入される。電子は、メモリトランジスタＱｍと選択トランジスタＱｓにより、ゲート電極７，５の間のチャネルに高電界領域を形成し、ソースサイドインジェクションによりゲート絶縁膜２に注入される。
ここでは、メモリトランジスタＱｍのゲート絶縁膜２に本実施の形態による積層膜を用いることに伴い、メモリセルＭＣ７の消去動作が前記したものと変わることになる。すなわち、消去時には、メモリトランジスタＱｍのゲート電極７に正電位１５Ｖを与え、ソース用の拡散層９Ｓ、ドレイン用の拡散層９Ｄ、選択トランジスタＱｓのゲート電極５および基板１には０Ｖを与える。これにより、ゲート電極７から電荷保持層（絶縁膜２Ｂ２）に正孔が注入される。書き込みおよび読み出し動作については前記したのと同様の動作を行うことができる。
この方式では、消去時に正孔をホットキャリア状態にする必要がないため、前記した消去法のような大きな消去電流が流れることがない。そのため、多くのメモリセルを同時に消去することができる。また、書き込み、消去、保持、読み出しの全てのメモリセル動作において、メモリトランジスタＱｍのゲート電極７に負電位を加える必要がないため、ゲート電極７の駆動回路構成を簡単なものにすることができる。また、消去時に、高効率で正孔を注入することができるため、閾値を低くすることができる。そのため、選択トランジスタＱｓによりメモリセルの選択を行うことができる本実施の形態６のメモリセルＭＣ７では、メモリトランジスタＱｍのゲート電極７を０Ｖで読み出すことができる。書き込み消去時以外はメモリトランジスタＱｍのゲート電極７にバイアスがかからない状態になるため、電荷保持にとって有効である。
次に、本実施の形態６の半導体装置の製造方法の一例を図２２〜図３０により説明する。図２２〜図３０は、本実施の形態６の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、各図の左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図を示している。ここでは、いわゆる０．１３ミクロン世代相当のプロセスを例示する。
まず、図２２に示すように、公知の浅溝素子分離(STI: Shallow Trench Isolation)プロセスを用いて、基板１（この段階では半導体ウエハと称する平面略変形状の半導体薄板）の第１主面に活性領域と素子分離領域１５を形成する。
続いて、活性領域にシリコン表面を露出させ、基板１の第１主面を熱酸化することにより、例えば２．５ｎｍのゲート絶縁膜６を形成する。その後、多結晶シリコンをＣＶＤ法により２００ｎｍ程度堆積した後、選択ゲートパターンによりパターニングした後、多結晶シリコンをエッチングし、選択トランジスタのゲート電極５（ワード線ＷＬ）を形成する。この時、ここでは示していないが、同一の基板１の第１主面上に、演算回路部のＭＯＳＦＥＴのゲート電極を同時に加工することができる。
続いて、メモリトランジスタ形成領域のゲート絶縁膜６を除去した後、図２３に示すように、基板１の第１主面およびゲート電極５の表面を覆うようにゲート絶縁膜２を前記実施の形態１と同様に形成する。すなわち、露出した基板１の第１主面を４ｎｍ程度酸化してシリコン酸化膜により形成された絶縁膜２Ｂ１を形成した後、その上に、シリコン窒化膜により形成された絶縁膜２Ｂ２をＣＶＤ法により４ｎｍ程度堆積する。続いて、絶縁膜２Ｂ２上に、酸素を含有したシリコン窒化膜により形成された絶縁膜２Ｂ３をＣＶＤ法により４ｎｍ堆積した後、さらにその上に、シリコン酸化膜により形成された絶縁膜２Ｂ４をＣＶＤ法により１ｎｍ程度堆積する（図２０参照）。なお、絶縁膜２Ｂ１，２Ｂ２，２Ｂ３，２Ｂ４は薄いので、ここではゲート絶縁膜２として説明する。
次いで、図２４に示すように、基板１の第１主面上に、高濃度にボロン（Ｂ）をインサイチュ（in-situ）でドーピングしたｐ型の多結晶シリコン膜７ＡをＣＶＤ法により７０ｎｍ程度堆積する。
続いて、この多結晶シリコン膜７Ａに対して異方性エッチングを行うことにより、図２５に示すように、選択トランジスタ用のゲート電極５の側面にスペーサ形状のメモリトランジスタ用のゲート電極７を形成する。このとき、ゲート電極７において上層配線とのコンタクトをとる部分には、ホトレジストパターン（マスク）を形成しておく。また、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン膜７Ａを除くように、追加エッチングを行うことができる。
その後、図２６に示すように、メモリトランジスタ用のゲート電極７は、選択トランジスタ用のゲート電極５の片側のみに形成すれば良いため、不要部分となる多結晶シリコン膜７Ａをエッチング除去する。符号の２６はホトレジストによるエッチングの保護パターンを示している。このときゲート絶縁膜２を下地保護層として用いることができる。
次いで、保護パターン２６を除去した後、図２７に示すように、露出したゲート絶縁膜２（ゲート電極７で覆われていないゲート絶縁膜２の部分）をエッチング除去し、洗浄する。
続いて、基板１に対して熱酸化処理を施すことにより基板１の第１主面に２ｎｍのシリコン酸化膜を形成する（図中省略）。その後、ホトレジストによるパターニングを行い、メモリトランジスタ用のゲート電極７側拡散層領域に、砒素（Ａｓ）を１０ｋｅＶ、１０１５ｃｍ−２のドーズ量でイオン打ち込みすることにより、拡散層９ａを形成する。
次いで、図２８に示すように、基板１の第１主面上に、スペーサとなるシリコン酸化膜２１を１００ｎｍ程度堆積する。この工程は公知のＬＤＤ（Lightly doped drain）プロセスであり、不揮発性メモリの周辺回路やその他の演算回路部等のＭＯＳＦＥＴを同時に形成することができる。すなわち、周辺の演算回路部のＭＯＳＦＥＴも低不純物濃度の拡散層９ａをチャネルの両側に持つ構成になる。
続いて、シリコン酸化膜２１に対して異方性のドライエッチング処理を施すことにより、図２９に示すように、選択トランジスタ用のゲート電極５およびメモリトランジスタ用のゲート電極７の片側側面にサイドウォール２１ａ，２１ｂを形成する。
その後、ゲート電極５，７およびサイドウォール２１ａ，２１ｂをマスクとして、基板１の第１主面に砒素（Ａｓ）をイオン打ち込み法により導入することにより、拡散層９ｂを形成する。この不純物ドーピングにあわせて選択トランジスタ用のゲート電極５にも不純物をドーピングすることができる。なお、不揮発性メモリの周辺回路やその他の演算回路部等のＭＯＳＦＥＴも高不純物濃度の拡散層９ｂをチャネルの両側に拡散層９ａを介して持つ構成になる。
次いで、公知のサリサイドプロセスにより、図３０に示すように、選択トランジスタ用のゲート電極５、メモリトランジスタ用のゲート電極７、ソースおよびドレイン用の拡散層９ｂ、ドレイン拡散層９ｂの上面にシリサイド層２０を形成する。なお、不揮発性メモリの周辺回路やその他の演算回路部等のＭＯＳＦＥＴのゲート電極、ソースおよびドレイン用の拡散層の上面にもシリサイド層２０を形成する。
このようにして、選択トランジスタＱｓおよびメモリトランジスタＱｍを形成し、消去時にゲート電極７側からゲート絶縁膜２の電荷保持層に正孔を注入するスプリットゲート構造のメモリセルＭＣ７を形成する。以下、通常のＣＭＯＳ（Complementary MOS）プロセスの配線工程を採用することにより、図１８〜図２１に示した半導体装置１を製造する。
ここでは、メモリトランジスタＱｍのゲート電極７を自己整合的に形成した例を示したが、図３１のメモリセルＭＣ８に示すように、メモリトランジスタＱｍのゲート電極７を、選択トランジスタＱｓのゲート電極５の側面に形成するとともに、ゲート電極５の上面にも被せるようにパターニングしても良い。この場合、実施の形態６で説明した構成に比べて、消去時の正孔注入動作の安定性を向上させることができる。
（実施の形態７）
本実施の形態７においては、前記実施の形態６で示したメモリセルの選択トランジスタ用のゲート電極と、メモリトランジスタ用のゲート電極とを入れ替えた場合の構成例を説明する。
図３２は、本実施の形態７の半導体装置のメモリセルＭＣ９の要部断面図を示している。ここでは、メモリセルＭＣ９のメモリトランジスタＱｍのゲート電極７が平坦状に形成されている。ゲート電極７と基板１との間のゲート絶縁膜２も平坦に形成されている。なお、ゲート絶縁膜２のバンド構造は前記実施の形態１で説明したのと同じである。
ゲート電極７の上面には、例えばシリコン酸化膜により形成されたキャップ絶縁膜２７が形成されている。ゲート電極７の片側の側面には、例えばシリコン酸化膜により形成されたサイドウォール２８を介して選択トランジスタＱｓのゲート電極５が形成されている。これにより、ゲート電極５，７は互いに絶縁されている。ゲート電極５の上部はラウンドテーパ状に形成されている。ゲート電極５は、異方性のドライエッチングにより自己整合的に形成されている。
この構造では、メモリトランジスタＱｍのゲート電極７を平坦な形状に形成でき、積層膜にかかる電界を一定にできるため、前記実施の形態６に比べて均一に正孔を注入することができる。
ここでは、選択トランジスタＱｓのゲート電極５を自己整合的に形成した例を示したが、図３３に示すメモリセルＭＣ１０のように、選択トランジスタＱｓのゲート電極５を、メモリトランジスタＱｍのゲート電極７の側面に形成するとともに、ゲート電極７の上面にも被せるようにパターニングしても良い。
この場合、ゲート電極５をパターニングする際に、周辺のＣＭＯＳ回路のＭＯＳＦＥＴのゲート電極を同時にパターン形成することができ、加工を簡便なものにすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、不揮発性メモリ構造を有する半導体装置の製造業に適用できる。
（ａ）は代表的な不揮発性メモリセルの平面図、（ｂ）は（ａ）のＸ１−Ｘ１線の断面図である。 （ａ），（ｂ），（ｃ），（ｄ）は不揮発性メモリセルの書き込み、消去動作および読み出し動作時の説明図である。 （ａ）は選択トランジスタとメモリトランジスタとを有する不揮発性メモリセルの等価回路図、（ｂ）は（ａ）に示す回路に対応する不揮発性メモリセルの平面図、（ｃ）は（ｂ）のＸ２−Ｘ２線の断面図である。 図３の不揮発性メモリセルを用いてメモリセルアレイを構成した場合の一例の回路図である。 図３の不揮発性メモリセルの代表的な書き込み動作オペレーションの説明図である。 図３の不揮発性メモリセルの代表的な消去動作オペレーションの説明図である。 本発明の一実施の形態である半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図７に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図８に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図９に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 （ａ）は本発明者が検討した図１のＭＯＮＯＳ構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、（ｂ）は図１０の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 （ａ）は電子注入における本発明者が検討した図１のＭＯＮＯＳ構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、（ｂ）は電子注入における図１０の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 （ａ）は正孔注入における本発明者が検討した図１のＭＯＮＯＳ構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、（ｂ）は正孔注入における図１０の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態（実施の形態２）である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態（実施の形態３）である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態（実施の形態４）である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構成の説明図である。 本発明の他の実施の形態（実施の形態５）である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構成の説明図である。 本発明の他の実施の形態（実施の形態６）である半導体装置の不揮発性メモリセルの平面図である。 図１８のＸ３−Ｘ３線の断面図である。 図１９の不揮発性メモリセルの要部拡大断面図である。 図１８のＸ４−Ｘ４線の断面図である。 図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２２に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２３に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２４に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２５に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２６に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２７に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２８に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 図２９に続く図１８の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図１８のＸ３−Ｘ３線に相当する箇所の断面図、右側は、図１８のＸ４−Ｘ４に相当する箇所の断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリセルの断面図である。 本発明の他の実施の形態（実施の形態７）である半導体装置の不揮発性メモリセルの断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリセルの断面図である。
符号の説明
１ 半導体基板
２ ゲート絶縁膜（第１のゲート絶縁膜）
２Ａ１ 絶縁膜
２Ａ２ 絶縁膜
２Ａ３ 絶縁膜
２Ｂ１ 絶縁膜（第１絶縁膜）
２Ｂ２ 絶縁膜（第２絶縁膜、電荷保持層）
２Ｂ３ 絶縁膜（第３絶縁膜）
２Ｂ４ 絶縁膜（第４絶縁膜）
２Ｂ５ 絶縁膜（第２絶縁膜、電荷保持層）
２Ｃ１ 絶縁膜
２Ｃ２ 絶縁膜
２Ｃ３ 絶縁膜
３ ゲート電極
４ａ，４ｂ 拡散層
５ ゲート電極（第２のゲート電極）
６ ゲート絶縁膜（第２のゲート絶縁膜）
７ ゲート電極（第１のゲート電極）
７Ａ 多結晶シリコン膜
９Ｓ 拡散層（第１の拡散層）
９Ｄ 拡散層（第２の拡散層）
９ａ 拡散層
９ｂ 拡散層
１５ 素子分離領域
１７ 絶縁膜
１８ コンタクトホール
１９ａ，１９ｂ 拡散層電極
２０ シリサイド層
２１ シリコン酸化膜
２１ａ，２１ｂ サイドウォール
２５ 絶縁膜
２６ 保護パターン
２７ キャップ絶縁膜
２８ サイドウォール
ＭＣ０ 不揮発性メモリセル
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６ 不揮発性メモリセル
ＭＣ７，ＭＣ８，ＭＣ９，ＭＣ１０ 不揮発性メモリセル
Ｑｓ 選択トランジスタ（第２の絶縁ゲート型電界効果トランジスタ）
Ｑｍ メモリトランジスタ（第１の絶縁ゲート型電界効果トランジスタ）
ＷＬ，ＳＧＬ０〜ＳＧＬ３、ＭＧＬ０〜ＭＧＬ３ ワード線
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２ ビット線
ＳＬ０，ＳＬ１ ソース線
ｅ 電子
ｈ 正孔

Claims (10)

  1. 半導体基板の主面上に形成されたゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、
    前記ゲート絶縁膜は、前記半導体基板側から順に、第１絶縁膜、第２絶縁膜、第３絶縁膜および第４絶縁膜を積層した構造を有しており、前記第３絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持ち、
    前記第４絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、
    前記電荷保持層として用いる前記ゲート絶縁膜への保持電荷として電子と正孔とを用い、
    前記電子は前記半導体基板から前記電荷保持層へ注入され、前記正孔は前記ゲート電極から前記電荷保持層へ注入され、
    前記電子はホットキャリア状態で注入され、前記正孔はトンネル現象により注入されることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１絶縁膜がシリコン酸化膜により形成され、前記第２絶縁膜がシリコン窒化膜により形成され、前記第３絶縁膜が酸素を含有するシリコン窒化膜により形成され、前記第４絶縁膜がシリコン酸化膜により形成されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記第２絶縁膜のシリコンの組成比が化学量論的組成のシリコン窒化膜のシリコンの組成比よりも大きいことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第３絶縁膜の誘電率が、前記第２絶縁膜の誘電率よりも低いことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記ゲート電極が、ｐ型の多結晶シリコンにより形成されていることを特徴とする半導体装置。
  6. 半導体基板の主面に形成された不揮発性メモリ素子を形成する第１の絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の主面に前記第１の絶縁ゲート型電界効果トランジスタに隣接して形成された第２の絶縁ゲート型の電界効果トランジスタとを備え、
    前記第１の絶縁ゲート型電界効果トランジスタは、
    前記半導体基板の主面上に形成された電荷保持層として用いる第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、
    前記第２の絶縁ゲート型の電界効果トランジスタは、
    前記半導体基板の主面上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
    前記第１のゲート絶縁膜は、前記半導体基板側から順に、第１絶縁膜、第２絶縁膜、第３絶縁膜および第４絶縁膜を積層した構造を有しており、前記第３絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持ち、
    前記第４絶縁膜は、そのバンドギャップが前記第２絶縁膜のバンドギャップよりも大きく、
    前記電荷保持層として用いる前記第１のゲート絶縁膜への保持電荷として電子と正孔とを用い、
    前記電子は前記半導体基板から前記電荷保持層へ注入され、前記正孔は前記第１のゲート電極から前記電荷保持層へ注入され、
    前記電子はホットキャリア状態で注入され、前記正孔はトンネル現象により注入されることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記半導体基板の主面には、前記第１のゲート電極および前記第２のゲート電極が配置される方向に沿って、第１の拡散層と、前記第１のゲート電極により制御される第１のチャネルと、前記第２のゲート電極に制御される第２のチャネルと、第２の拡散層とが配置され、
    前記第１の拡散層と前記第２の拡散層との間に流れる電流の前記第１のゲート電極による電圧特性変化を記憶情報とさせることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記第２のゲート電極に印加する電圧により、前記不揮発性メモリ素子を選択することを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、前記第１、第２の絶縁ゲート型電界効果トランジスタにより、前記第１のゲート電極と前記第２のゲート電極との間のチャネルに高電界領域を形成し、電子をソースサイドインジェクションにより前記第１のゲート絶縁膜に注入することを特徴とする半導体装置。
  10. 請求項６記載の半導体装置において、前記第１絶縁膜がシリコン酸化膜により形成され、前記第２絶縁膜がシリコン窒化膜により形成され、前記第３絶縁膜が酸素を含有するシリコン窒化膜により形成され、前記第４絶縁膜がシリコン酸化膜により形成されていることを特徴とする半導体装置。
JP2006255884A 2006-09-21 2006-09-21 半導体装置 Expired - Fee Related JP4965948B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006255884A JP4965948B2 (ja) 2006-09-21 2006-09-21 半導体装置
TW096123312A TWI413261B (zh) 2006-09-21 2007-06-27 半導體裝置
US11/829,248 US8319274B2 (en) 2006-09-21 2007-07-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006255884A JP4965948B2 (ja) 2006-09-21 2006-09-21 半導体装置

Publications (2)

Publication Number Publication Date
JP2008078387A JP2008078387A (ja) 2008-04-03
JP4965948B2 true JP4965948B2 (ja) 2012-07-04

Family

ID=39224012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006255884A Expired - Fee Related JP4965948B2 (ja) 2006-09-21 2006-09-21 半導体装置

Country Status (3)

Country Link
US (1) US8319274B2 (ja)
JP (1) JP4965948B2 (ja)
TW (1) TWI413261B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4497290B2 (ja) * 2004-04-14 2010-07-07 富士通株式会社 半導体装置とその製造方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2010067645A (ja) * 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
US8592325B2 (en) * 2010-01-11 2013-11-26 International Business Machines Corporation Insulating layers on different semiconductor materials
US8829592B2 (en) * 2010-12-14 2014-09-09 Intel Corporation Non-volatile storage element having dual work-function electrodes
US9368644B2 (en) * 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
US10192747B2 (en) 2014-01-07 2019-01-29 Cypress Semiconductor Corporation Multi-layer inter-gate dielectric structure and method of manufacturing thereof
US20150194537A1 (en) * 2014-01-07 2015-07-09 Spansion Llc Multi-layer inter-gate dielectric structure
JP6334268B2 (ja) 2014-05-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10079062B2 (en) * 2014-08-14 2018-09-18 Renesas Electronics Corporation Semiconductor device
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9852801B1 (en) * 2016-12-01 2017-12-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for determining a leakage current through an inter-gate dielectric structure of a flash memory cell
US11778806B2 (en) * 2021-07-29 2023-10-03 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and separate read and write gates

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2551595B2 (ja) * 1987-07-31 1996-11-06 工業技術院長 半導体不揮発性メモリ素子
KR20000029664A (ko) * 1996-08-01 2000-05-25 칼 하인쯔 호르닝어 메모리셀장치의작동방법
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
JP4696383B2 (ja) * 2001-03-28 2011-06-08 ソニー株式会社 不揮発性半導体記憶装置の製造方法
DE10228768A1 (de) * 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
KR100407573B1 (ko) * 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2004303918A (ja) 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4593159B2 (ja) * 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4703116B2 (ja) 2004-02-10 2011-06-15 日本電信電話株式会社 記憶素子およびその製造方法
JP2005347328A (ja) 2004-05-31 2005-12-15 Nippon Telegr & Teleph Corp <Ntt> 記憶素子
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
JP2006196643A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 不揮発性半導体記憶装置
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
JP2007281137A (ja) * 2006-04-05 2007-10-25 Sharp Corp 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device

Also Published As

Publication number Publication date
TW200820449A (en) 2008-05-01
US20080073705A1 (en) 2008-03-27
JP2008078387A (ja) 2008-04-03
TWI413261B (zh) 2013-10-21
US8319274B2 (en) 2012-11-27

Similar Documents

Publication Publication Date Title
TWI413261B (zh) 半導體裝置
US20090050956A1 (en) Semiconductor memory device and method of manufacturing the same
JP5007017B2 (ja) 半導体装置の製造方法
JP3573691B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP4198903B2 (ja) 半導体記憶装置
US20110001179A1 (en) Semiconductor device and manufacturing method of the same
US9276206B2 (en) Scalable and reliable non-volatile memory cell
JP5524632B2 (ja) 半導体記憶装置
JP5116987B2 (ja) 集積半導体不揮発性記憶装置
JP4646837B2 (ja) 半導体装置の製造方法
JP2002164446A (ja) 不揮発性半導体記憶装置、動作方法および製造方法
US6801456B1 (en) Method for programming, erasing and reading a flash memory cell
CN101207135A (zh) 非易失性半导体存储器件及其制造方法
US8710573B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
JP4572500B2 (ja) 不揮発性半導体メモリ装置およびその動作方法
JP5161494B2 (ja) 半導体記憶装置
KR101188551B1 (ko) 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법
US9231113B2 (en) Flash memory with P-type floating gate
JP2004158614A (ja) 不揮発性半導体メモリ装置およびそのデータ書き込み方法
JP5214700B2 (ja) 半導体装置
JP2011096772A (ja) 半導体装置およびその製造方法
JP2005116582A (ja) 半導体装置およびその製造方法
JP2011096727A (ja) 半導体装置の製造方法
US8222685B2 (en) Flash memory device and method for manufacturing the same
KR100848248B1 (ko) 플래시 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090220

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120330

R150 Certificate of patent or registration of utility model

Ref document number: 4965948

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees