TWI427802B - 可印刷半導體結構及製造和組合之相關方法 - Google Patents

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Description

可印刷半導體結構及製造和組合之相關方法
本發明係有關於一種可印刷半導體結構及製造和組合之相關方法。
自從在1994年首次證實所印刷的全聚合物電晶體以來，人們對一種於塑膠基板上包含撓性積體電子裝置的潛在的新型電子系統投入了極大的興趣。[Gamier,F.,Hajlaoui,R.,Yassar,A.and Srivastava,P.,Science,Vol.265,pgs 1684-1686]近來，人們已作出大量能力來開發可供用於撓性塑膠電子裝置中之導體、電介質及半導體元件的可由溶液處理之新材料。然而，撓性電子裝置領域之進步不僅係由新的可由溶液處理材料之開發來推動，且亦由新的裝置組件幾何形狀、有效之裝置及裝置組件處理方法及可適用於塑膠基板之高解析度圖案化技術來推動。預計此等材料、裝置組態及製造方法將在快速興起之新型撓性積體電子裝置、系統及電路中發揮重要作用。
人們對撓性電子器件領域之關注係因為此種技術可提供若干重要之優點。首先，塑膠基板材料之機械堅固性使電子裝置更不易受到損壞及/或更不易因機械應力而使電子效能降格。其次，該等基板材料所固有之撓性使其能夠整合入許多種形狀中，從而提供大量可用之裝置組態，而此對於易碎的基於矽之傳統電子裝置而言卻是不可能的。舉例而言，預計可彎之撓性電子裝置能夠製成新的裝置，例如電子紙張、頭戴式電腦及大面積高解析度顯示器，而此卻不容易使用已知的基於矽之技術來達成。最後，將可由溶液處理之組件材料與塑膠基板相結合，使人們可使用能以低成本在大的基板面積上產生電子裝置之連續、高速印刷技術來進行製造。
然而，在設計及製造具有良好電子效能之撓性電子裝置中卻面臨著許多重大挑戰。首先，用於製造基於矽之傳統電子裝置的眾所習知之方法與大多數塑膠材料不相容。舉例而言，例如單晶矽或鍺半導體等傳統之高品質無機半導體組件通常係藉由在明顯高於大多數塑膠基板之熔化或分解溫度之溫度下(>1000攝氏度)生長薄膜來加以處理。此外，大多數無機半導體在本質上不可溶於原本能達成基於溶液之處理及遞送之方便溶劑中。其次，儘管許多非晶矽、有機或混合有機－無機半導體可相容地包含入塑膠基板內並可在相對低之溫度下加以處理，然而該等材料不具有能夠提供具有良好電子效能之積體電子裝置之電子性質。舉例而言，具有由該等材料製成之半導體元件之薄膜電晶體表現出較基於多晶矽之互補裝置小大約三個數量級之場效移動性。由於存在該等限制，撓性電子裝置目前僅限於不要求具有高效能之特定應用中，例如用於具有非發光像素之主動矩陣平板顯示器之開關元件中或用於發光二極體中。
近來，在擴展塑膠基板上之積體電子裝置之電子效能能力方面的進步已將其適用於擴展至更廣範圍之電子應用中。舉例而言，已出現了數種新的薄膜電晶體(TFT)設計，該等設計與對塑膠基板材料之處理相容並表現出比具有非晶矽、有機或混合有機－無機半導體元件之薄膜電晶體更高之裝置效能特性。其中一類更高效能之撓性電子裝置係基於藉由對非晶矽薄膜實施脈衝雷射退火而製成之多晶矽薄膜半導體元件。儘管此類撓性電子裝置會提供增強之裝置電子效能特性，然而使用脈衝雷射退火會限制製造此種裝置之容易性及靈活性，從而使成本明顯升高。另一新的類別的頗具前景之更高效能撓性電子裝置係在許多巨電子及微電子裝置中使用可由溶液處理之奈米規模材料(例如奈米導線、奈米條帶、奈米粒子及碳奈米管)作為主動功能組件之裝置。
人們已將使用離散之單晶體奈米導線或奈米條帶評定為一種可能之方法來用於在塑膠基板上提供能表現出增強之裝置效能特性之可印刷電子裝置。Duan等人闡述了以複數個經選擇性定向之單晶矽奈米導線或CdS奈米條帶作為半導體溝道之薄膜電晶體設計[Duan,X.,Niu,C,Sahl,V.,Chen,J.,Parce,J.,Empedocles,S.及Goldman,J.,Nature,第425卷，第274－278頁]。上述作者報告了一種製造製程，按其申述，該製造製程與在塑膠基板上實施溶液處理相容，在該製造製程中，使厚度小於或等於150奈米之單晶矽奈米導線或CdS奈米條帶分散於溶液內並使用流動導向之對準方法組合至基板表面上，從而形成薄膜電晶體中之半導體元件。上述作者所提供之光學顯微照片表明，所揭示之製造製程能製備單層奈米導線或奈米條帶，該等奈米導線或奈米條帶處於一基本平行之定向上並間隔約500奈米至約1,000奈米。儘管據上述作者報告，單個奈米導線或奈米條帶具有相對高之本質場效遷移率(119 cm2 V－ 1 s－ 1 )，然而最近已確定出總體裝置之場效遷移率比由Duan等人所報告之本質場效遷移率值「約小兩個數量級」。[Mitzi，D.B，Kosbar，L.L.,，Murray，C.E.，Copel，M.Afzali，A.，Nature，第428卷，第299－303頁]。此種裝置場效遷移率比傳統單晶體無機薄膜電晶體之裝置場效遷移率低數個數量級，且可能係因在使用Duan等人所揭示方法及裝置構造來對準、密集封裝及電接觸各個分立奈米導線或奈米條帶時所面臨之實際挑戰所引起。
作為一種在塑膠基板上提供能表現出更高裝置效能特性之可印刷電子裝置之可能途徑，人們亦已探索使用奈米晶體溶液作為多晶體無機半導體薄膜之前驅體。Ridley等人揭示了一種溶液處理製造方法，其中在與塑膠相容之溫度下處理尺寸約為2奈米之溶液硒化鎘奈米晶體來提供場效電晶體之半導體元件。[Ridley，B.A.，Nivi，B.及Jacobson，J.M.，Science，第286卷，第746－749頁(1999)]上述作者報告了一種方法，其中藉由在硒化鎘奈米晶體溶液中實施低溫晶粒生長來提供包含上百個奈米晶體之單晶體區域。儘管據Ridley等人報告，電性質相對於具有有機半導體元件之可比裝置有所改良，然而該等技術所獲得之裝置遷移率(1 cm2 V－ 1 s－ 1 )比傳統單晶體無機薄膜電晶體之裝置場效遷移率低數個數量級。Ridley等人所揭示之裝置構造及製造方法所獲得之場效遷移率之侷限性可能係因在各個奈米離子之間所形成之電接觸而引起。具體而言，使用有機端基來穩定奈米晶體溶液及防止凝聚可能會阻礙各毗鄰奈米粒子之間形成為提供高的裝置場效遷移率所需之良好電接觸。
儘管Duan等人及Ridley等人提供了在塑膠基板上製造薄膜電晶體之方法，然而所述裝置構造係採用包含在機械上呈剛性之裝置組件(例如電極、半導體及/或電介質)之電晶體。選用具有良好機械性質之塑膠基板則可提供能夠在撓曲或畸變定向情況下工作之電子裝置。然而，此種運動預計會在各個剛性電晶體裝置組件上產生機械應變。此種機械應變可能會損壞各個組件(例如出現裂紋)，並亦可使各裝置組件之間的電接觸劣化或中斷。
第11/145,574號及第11/145,542號美國專利(二者皆在2005年6月2日提出申請)揭示了一種藉由多功能、低成本之大面積印刷技術、使用可印刷半導體元件來製作電子裝置、光電子裝置及其他功能性電子組合件之高良率製造平臺。所揭示之方法及構造可使用乾轉印接觸印刷技術及/或溶液印刷技術來轉印、組合及/或整合微米尺寸及/或奈米尺寸之半導體結構，從而在大的基板面積上達成良好之佈置精確度、對齊及圖案保真度。所揭示之方法提供了重要的處理優點，其能夠藉由可在與各種適用之基板材料(包括撓性塑膠基板)相容的相對低之溫度(<約400攝氏度)下獨立實施之印刷技術、將使用傳統高溫處理方法製成之高品質半導體材料整合至基板上。使用可印刷半導體材料製成之撓性薄膜電晶體在撓曲及非撓曲形態中皆表現出良好之電子效能特性，例如裝置場效遷移率大於300 cm2 V－ 1 s－ 1 且on/off比率大於103 。
根據上文說明應知，能自低成本、成塊起始材料製成高品質可印刷半導體元件之方法將會增強用於產生大面積撓性電子及光電子裝置及裝置陣列之印刷技術在商業上之吸引力。此外，能對印刷至基板上之半導體元件之實體尺寸、空間定向及對齊情況實施高度控制之可印刷半導體構造及基於印刷之組合方法亦將增強該等方法對於製造各種各樣功能裝置之適用性。
本發明提供一種用於製造、轉印及組合具有所選實體尺寸、形狀、組合物及空間定向之高品質可印刷半導體元件之高良率方法。本發明之組合物及方法可將微小尺寸及/或奈米尺寸之半導體結構高精度對齊地轉印及整合至基板上，包括大面積基板及/或撓性基板上。另外，本發明提供用於自例如成塊矽晶圓等低成本成塊材料製造可印刷半導體元件之方法、及智慧材料處理策略，該等智慧材料處理策略能達成一用於製造許許多多種功能半導體裝置的多功能且具商業吸引力的基於印刷之製造平臺。本發明之半導體製造、轉印及整合平臺具有許多種優點，包括可對可印刷半導體結構之幾何形狀、相對空間定向及組織、摻雜水平及材料純度實施極高程度之控制。
本發明之方法及組合物能夠製成一系列複雜之積體電子或光電子裝置或裝置陣列，包括大面積的、撓性的、高效能的巨電子裝置，其表現出與使用傳統高溫處理方法所製成的基於單晶體半導體之裝置相當之效能特性。本發明之組合物及用於將可印刷半導體元件組合、定位、組織、轉印、圖案化及/或整合至基板上或基板內之相關方法可用於製造實際上任何包含一個或多個半導體元件之結構。然而，該等方法尤其適用於製造複雜之積體電子或光電子裝置或裝置陣列，例如二極體、發光二極體、太陽能電池、及電晶體(例如薄膜電晶體(TFT)，金屬－半導體場效電晶體(MESFET)FET及雙極電晶體)之陣列。本發明之組合物及相關方法亦適用於製造系統級的積體電子電路，例如NOA及NAND邏輯閘及互補邏輯電路，其中將可印刷半導體元件以明確之空間定向印刷至基板上並進行互連而形成所需之電路設計。
在一態樣中，本發明提供使用可重複得到經過處理之成塊矽晶圓起始材料以高精確度提供高產量的具有所選實體尺寸、形狀及空間定向之可印刷半導體元件之方法。在本發明此一態樣之一實施例中，提供一種具有一(111)定向且具有一外表面之矽晶圓。在一在商業上具有吸引力之實施例中，該晶圓係一低成本之成塊(111)矽晶圓。在該(111)矽晶圓之該外表面上產生複數個凹陷特徵，其中每一凹陷特徵皆包含曝露之矽晶圓的一底表面及若干側表面。對該等凹陷特徵之該等側表面之至少一部分進行遮罩。在本說明之上下文中，措詞「遮罩」係指提供一能夠阻止或禁止蝕刻被遮罩表面或能夠降低被遮罩表面之蝕刻速率之遮罩材料，例如抗蝕遮罩材料。對該等凹陷特徵之間的區域實施蝕刻，蝕刻方式使得蝕刻沿該(111)矽晶圓之<110>方向進行，藉以製成一個或多個包含一局部或完全受到底切之矽結構之可印刷半導體元件。在一適用之實施例中，藉由沿該矽晶圓之<110>方向蝕刻來對位於毗鄰定位之凹陷特徵之間的區域實施底切，藉以產生可印刷半導體元件。視需要，對凹陷特徵之位置、形狀及空間定向加以選擇以形成對準保持元件，例如用於將該等可印刷半導體元件連接至該晶圓之橋接元件。
在一實施例中，對該等凹陷特徵之側表面之一部分但非全部進行遮罩，藉以產生該等側表面之被遮罩區域及未被遮罩區域。藉由例如各向異性蝕刻方法蝕刻該等側表面之未被遮罩區域，從而使該(111)矽晶圓中位於凹陷特徵之間的區域受到底切。在本發明之該實施例中，沿該矽晶圓之<110>方向在該等凹陷特徵之間進行蝕刻，藉以製成包含一局部或完全受到底切之矽結構之可印刷半導體元件。
在另一實施例中，對該等凹陷特徵之側表面進行完全遮罩並藉由例如蝕刻該等被遮罩區域下面之材料來蝕刻該等凹陷特徵之間的區域，以使蝕刻沿該矽晶圓之<110>方向進行。此會使該(111)矽晶圓中位於凹陷特徵之間的區域受到底切。此種處理會製成包含一局部或完全受到底切之矽結構之可印刷半導體元件。在一些實施例中，藉由例如各向異性蝕刻方法來移除該等凹陷特徵底表面下方之材料。視需要，對該等凹陷特徵之底表面進行局部遮罩，藉以留出位於凹陷特徵底表面上之蝕刻劑入口。對該等凹陷特徵之側表面進行完全遮罩之製造方法能夠比某些對側表面進行局部遮罩之方法更精確地界定及選擇可印刷元件之厚度。
視需要，本發明之方法可進一步包括在製造可印刷半導體元件之前改良該等凹陷特徵之幾何形狀、實體尺寸及形態之步驟。在該上下文中，「改良」係指對該等凹陷特徵之表面(例如凹陷特徵之側表面及底表面)進行材料移除處理。改良包括進行處理從而使凹陷特徵之表面更光滑及/或進行處理從而使凹陷特徵具有更均勻之實體尺寸及表面形態，藉以使可印刷半導體元件具有更光滑之表面及特徵及/或具有更均勻之實體尺寸及形態。在一實施例中，藉由各向異性蝕刻技術(例如使用熱的KOH溶液進行蝕刻)來改良幾何形狀、實體尺寸及/或形態。包括涉及到改良凹陷特徵之幾何形狀、實體尺寸及形態之處理步驟之本發明方法適用於用於製造微機電系統(MEMS)及奈米機電系統(NEMS)之製造途徑。
在本發明方法之此種態樣中，以複數個具有所選實體尺寸、位置及相對空間定向之凹陷特徵將該(111)晶圓之外表面圖案化適用於以高的精確度同時製造由大量(例如約1×103 至約1.0×101 0 個)以所選位置及空間定向設置之可印刷半導體元件構成之陣列，以利於將其最終組合及整合入裝置系統內。本發明之方法能夠產生對應於矽晶圓外表面之大部分(例如約75%至約95%)之可印刷半導體元件陣列。
本發明包括其中使沿該(111)矽晶圓之<110>方向之蝕刻在各毗鄰凹陷特徵之間繼續完成、藉以使該(111)矽晶圓中位於各凹陷特徵之間的區域受到完全底切之方法，藉以製成可印刷半導體元件。另一選擇為，本發明包括其中不使沿該矽晶圓之<110>方向之蝕刻完成、藉以使該(111)矽晶圓中位於各凹陷特徵之間的區域受到局部底切之方法，由此產生一(或多個)受到局部底切之可印刷半導體元件。在某些其中藉由該蝕刻處理步驟使可印刷半導體元件受到完全底切之方法中，對該晶圓外表面上之凹陷特徵之空間定向及實體尺寸加以選擇，以便使所製成之可印刷半導體元件在該可印刷半導體元件之一個或多個端部出保持連接至、視需要以成一體方式連接至該矽晶圓。在一些實施例中，該可印刷半導體元件直接連接至該矽晶圓，而在其他實施例中，該可印刷半導體元件經由一個或多個對準保持元件(例如橋接元件)連接至該矽晶圓。
將一具有(111)定向之矽晶圓與本發明之蝕刻系統結合使用會提供一適用於至少部分地或完全地底切可印刷半導體元件及視需要底切對準保持元件(例如橋接元件)之本質蝕刻終止層。在一些實施例中，舉例而言，選擇一能優先沿矽晶圓之<110>方向進行蝕刻之各向異性蝕刻系統。在該等實施例中，沿矽晶圓之<110>方向進行蝕刻之蝕刻速率快於沿矽晶圓之<111>方向進行蝕刻之蝕刻速率，且較佳地，在某些應用中，沿矽晶圓之<110>方向進行蝕刻之速率較沿矽晶圓之<111>方向進行蝕刻之速率快至少100倍，且在一些實施例中，沿矽晶圓之<110>方向進行蝕刻之速率較沿矽晶圓之<111>方向進行蝕刻之速率快至少600倍。在某些處理條件下，使用一各向異性蝕刻系統，以便基本上不沿矽晶圓之<111>方向進行蝕刻。在本說明之上下文中，「基本上不沿<111>方向進行蝕刻」此一用語係指蝕刻程度小於通常之可印刷半導體元件製造製程之約百分之幾。適用於該底切製程步驟之蝕刻系統會產生具有光滑、經底切底表面之可印刷半導體元件，例如一表面粗糙度小於或等於0.5奈米之底切底表面。適用於本發明方法中之各向異性蝕刻系統包括但不限於：在室溫下或在高於298K之溫度下使用例如以下等鹼溶液來進行濕化學蝕刻：KOH，鹼金屬氫氧化物溶液，EDP(乙二胺焦兒茶酚)，TMAH(氫氧化四甲銨)，胺基五倍子酸鹽(amine gallate)(五倍子酸，乙醇胺，表面活性劑水溶液)，及肼。
適用於對凹陷特徵之側表面進行遮罩之方法包括對遮罩材料(例如一金屬或金屬之組合)進行斜角電子束沈積、對遮罩材料進行化學蒸氣沈積、熱氧化、及溶液沈積。實例性方法包括實施Ti/Au雙金屬斜角電子束沈積，從而達成對凹陷特徵之側表面之局部覆蓋。在該實施例中，在斜角蒸發過程中所投下之「陰影」會至少部分地界定可印刷半導體元件之厚度。本發明之方法包括對凹陷特徵之側表面進行完全遮罩之處理步驟，且另一選擇為，包括僅對凹陷特徵之側表面進行局部遮罩之處理步驟，例如對側表面中之所選部分、區、區域或深度進行遮罩之製程步驟。
在本發明此種態樣之一實施例中，在外表面上提供一由具有所選實體尺寸、定向及位置之凹陷特徵構成之圖案。在該實施例中，該外表面上之凹陷特徵之實體尺寸(即長度、寬度及深度)、形狀、位置及相對空間定向選擇成至少部分地界定可印刷半導體元件及視需要橋接元件之實體尺寸、形狀、位置及空間定向。對相毗鄰凹陷特徵之相對位置(例如間距)、形狀及空間定向加以選擇，以界定可印刷半導體元件之形狀、寬度或長度。舉例而言，各毗鄰凹陷特徵之間距界定可印刷半導體元件之寬度或長度，且該等凹陷特徵之深度可選擇成至少部分地決定可印刷半導體元件之厚度。在一些實施例中，較佳使凹陷特徵具有一個或多個基本均勻(即處於約5%以內)之實體尺寸，以便產生具有一個或多個均勻實體尺寸(例如均勻之厚度、寬度或長度)之可印刷半導體元件。凹陷特徵可藉由此項技術中所習知之任意方法製成，包括但不限於：例如近場相移光刻法等光刻處理，軟微影處理，剝離方法，乾化學蝕刻，電漿蝕刻，濕化學蝕刻，微機械加工，電子束寫入，及反應性離子蝕刻。在一個能夠提供具有所選實體尺寸及相對空間定向之凹陷特徵圖案之適用實施例中，在矽晶圓外表面上產生一個或多個凹陷特徵之步驟包括如下步驟：(i)藉由應用一遮罩對該外表面中之一個或多個區域進行遮罩，藉以產生該外表面中之被遮罩區域及未被遮罩區域；及(ii)蝕刻(例如各向異性乾蝕刻或各向同性乾蝕刻技術)晶圓外表面中未被遮罩區域之至少一部分。
在本發明此種態樣之一實施例中，凹陷特徵包括複數個位於晶圓外表面中且具有所選實體尺寸、位置及相對空間定向之溝道。舉例而言，包含第一及第二溝道之凹陷特徵可在矽晶圓上圖案化成使其在實體上相互分離。該實施例中在各凹陷特徵之間進行蝕刻之步驟係沿矽晶圓之<110>方向自第一溝道進行至第二溝道，藉以底切該矽晶圓中位於毗鄰溝道之間的區域之至少一部分，以便自該(111)矽晶圓在該第一溝道與該第二溝道之間製成可印刷半導體元件及可選之橋接元件。該處理會產生一(或多個)包含一位於該第一溝道與該第二溝道之間的經局部或完全底切之矽結構之可印刷半導體元件。在用於製造一可印刷半導體元件陣列之適用實施例中，在矽晶圓外表面上產生一包含大量具有明確界定之位置及尺寸之溝道之圖案，以便能夠在單個處理協定中同時製造大量可印刷半導體元件。
在一實施例中，晶圓外表面上之第一及第二溝道以一基本平行之組態沿縱向定向。在該實施例中，在各凹陷特徵之間進行蝕刻之步驟會產生一位於該第一溝道與該第二溝道之間的經局部或完全底切之可印刷半導體元件。較佳地，在一些實施例中，將第一及第二溝道之位置及實體尺寸選擇成使可印刷半導體條帶保持成一體地連接至矽晶圓，直至得到進一步處理為止－例如直至涉及到與一轉印裝置(包括但不限於彈性印模)相接觸之處理步驟為止。在一實施例中，舉例而言，該第一溝道終止於一第一端處，且該第二溝道終止於一第二端處，且該可印刷半導體條帶保持直接地或經由例如橋接元件等對準保持元件連接至矽晶圓中一位於該第一溝道之第一端與該溝道之第二端之間的區域中。另外，該第一溝道與該第二溝道可分別終止於第三端及第四端處，且視需要，該可印刷半導體條帶亦可直接地或經由例如橋接元件等對準保持元件連接至矽晶圓中一位於該第三端與該第四端之間的區域中。
本發明此種態樣之方法可進一步包括若干個可選處理步驟，包括但不限於：材料沈積及/或圖案化，以在可印刷半導體元件上產生例如電接點等導電結構、絕緣結構及/或其他半導體結構；退火步驟；晶圓清理；表面處理，例如表面拋光，以降低外表面之粗糙度；材料摻雜處理；使用例如彈性印模或溶液印刷技術轉印、圖案化、組合及/或整合可印刷半導體元件；整修晶圓表面；藉由例如製作親水性或疏水性基團而使可印刷半導體元件之表面功能化；藉由例如蝕刻來移除材料；在可印刷半導體元件上生長及/或移除熱氧化物層，及該等可選處理步驟之任意組合。
用於製造可印刷半導體元件之本發明方法可進一步包括自矽晶圓上釋脫該(該等)可印刷半導體元件之步驟。在本說明之上下文中，「釋脫」係指一其中使可印刷半導體元件自矽晶圓上分離之製程。本發明中之釋脫處理可涉及到弄斷一將該可印刷半導體元件連接至一母基板之對準保持元件，例如一橋接元件。可藉由使可印刷半導體元件接觸一轉印裝置(例如一彈性印模)來實施該(該等)可印刷半導體元件自矽晶圓上之釋脫。在一些實施例中，使半導體元件之外表面接觸且視需要以敷形方式接觸一轉印裝置(例如一敷形之彈性印模)之接觸表面，以使半導體元件黏結至該接觸表面上。視需要，本發明此種態樣之方法進一步包括將該(該等)可印刷半導體元件對齊地轉印至一轉印裝置上之步驟。視需要，本發明此種態樣之方法進一步包括使用以動力控制之分離速率來達成可印刷半導體元件向一彈性印模之對齊轉印。
用於製造可印刷半導體元件之本發明方法之一優點在於，其能夠使用一既定之(111)矽晶圓起始材料(例如一成塊之(111)矽晶圓)實施一次以上。本發明方法之重複處理能力頗為有利，乃因其使使用單個起始晶圓來多次重複本發明之方法變為可能，從而能夠自1平方英尺之成塊矽晶圓起始材料製成幾十甚至幾百平方英尺之可印刷半導體元件。在一實施例中，該方法進一步包括在釋脫及轉印該(該等)可印刷半導體元件之後整修該矽晶圓外表面之步驟。在本說明之上下文中，用語「整修矽晶圓」係指在例如釋脫及/或轉印一個或多個可印刷半導體元件之後產生一平整且視需要光滑之矽晶圓外表面之處理步驟。可藉由此項技術中所習知之任一種技術來實施整修，包括但不限於：拋光，蝕刻，研磨，微機械加工，化學－機械拋光；各向異性濕蝕刻。在一適用之實施例中，在整修外表面之後重複如下步驟：(i)在矽晶圓外表面上產生複數個凹陷特徵，(ii)對該等凹陷特徵之側表面之一部分及視需要對整個側表面進行遮罩，及(iii)在各側表面之間實施蝕刻，藉以產生其他可印刷半導體元件。可使用單個矽晶圓起始材料將包含釋脫及整修處理步驟之本發明方法重複實施很多次。
在另一態樣中，本發明提供能夠高精度對齊地轉印、對齊地組合及/或對齊地整合至一接收基板上之可印刷半導體組合物及結構。在本說明之上下文中，用語「對齊地轉印」、「對齊地組合」、「對齊地整合」係指使所轉印元件之相對空間定向保持較佳處於約5微米以內且在某些應用中更佳處於約0.1微米以內之協同過程。本發明之對齊製程亦可係指本發明方法能夠將可印刷半導體元件轉印、組合及/或整合至一預選定為5微米且在一些實施例中較佳為500奈米之接收基板之特定區域內以之能力。本發明此種態樣之可印刷半導體組合物及結構可提高轉印印刷組合及整合技術之精度、精確度及可重現性，藉以提供一用於製造高效能電子及電－光裝置的健壯且在商業上可行之製造平臺。可使用各種各樣之轉印裝置來實施本發明中之對齊處理，包括但不限於例如彈性及非彈性印模等印模轉印裝置。
在此種態樣之一實施例中，本發明提供一種可印刷半導體結構，其包括：一可印刷半導體元件；及一個或多個連接至且視需要成一體地連接至該可印刷半導體結構及一母晶圓之橋接元件。該可印刷半導體元件及該(該等)橋接元件之實體尺寸、成分、形狀及幾何形狀選擇成在該可印刷半導體接觸一轉印裝置(例如一彈性印模)時能夠使該(該等)橋接元件破裂，從而以一受控方式使該可印刷半導體元件自該母晶圓分離。
在一實施例中，該(該等)橋接元件、該可印刷半導體元件及該母晶圓以成一體之方式相連，以便構成一整體結構。在本說明之上下文中，「整體結構」係指一其中母晶圓、橋接元件及可印刷半導體元件構成一單塊結構之構造。在一實施例中，舉例而言，一整體結構包括單個連續之半導體結構，其中一個或多個橋接元件以成一體之方式連接至母晶圓及可印刷半導體元件。然而，本發明亦包括其中該(該等)橋接元件、可印刷半導體元件及母晶圓並不構成一整體結構、而是經由例如以下等結合機理相互連接之可印刷半導體結構：共價鍵結，黏合劑，及/或分子間力(例如凡得瓦爾力、氫鍵鍵結、雙極－雙極交互作用、London分散力)。
本發明此種態樣之可印刷半導體結構可包括單個或複數個連接至且視需要以成一體方式連接至可印刷半導體元件及母晶圓之橋接元件。本發明之橋接元件包括用於將可印刷半導體元件之表面連接至母晶圓之結構。在一實施例中，一個或多個橋接元件將可印刷半導體元件之端部及/或底部連接至母晶圓。在一實施例中，各橋接元件將終止一可印刷半導體條帶之長度的一個兩個端部連接至母晶圓。在一些實施例中，該可印刷半導體條帶及該(該等)橋接元件至少部分地自該母晶圓底切。在一能夠達成高精度對齊轉印之實施例中，該可印刷半導體元件及該橋接元件自該母晶圓完全底切。然而，本發明亦包括用於將可印刷半導體元件連接至母晶圓的不為底切結構之橋接元件。此種非底切組態之一實例係一將可印刷半導體元件之底部連接及/或錨固至一母晶圓之橋接元件。
本發明包括其中橋接元件將一可印刷半導體元件之至少兩個不同端部或表面連接至一母晶圓之實施例。具有複數個橋接元件之可印刷半導體結構適用於需要實施改良之高精度對齊轉印之應用，乃因其使半導體元件在接觸及轉印至一轉印裝置及/或一接收基板之接觸表面期間具有更高的對準、空間定向及位置穩定性。
本發明此種態樣之橋接元件係用於將可印刷半導體元件連接及/或錨固至一母基板(例如一半導體晶圓)之對準保持元件。橋接元件適用於在轉印、組合及/或整合處理步驟期間保持可印刷半導體元件之所選定向及/或位置。橋接元件亦適用於在轉印、組合及/或整合處理步驟期間保持半導體元件陣列圖案之相對位置及定向。在本發明之方法中，在涉及到一轉印裝置(例如一敷形之彈性印模)之接觸表面的接觸、結合、轉印及整合製程期間，橋接元件會保持可印刷半導體元件之位置及空間定向，藉以達成自一母晶圓至該轉印裝置之對齊轉印。
本發明此種態樣之橋接元件能夠自可印刷半導體元件脫離而不會在接觸及/或移動轉印裝置時使可印刷半導體元件之位置及定向發生明顯改變。可藉由在接觸及/或移動轉印裝置期間使橋接元件破裂及/或斷開來達成脫離。可藉助例如彈性印模等敷形之轉印裝置、及/或有利於轉印至轉印裝置之接觸表面的以動力控制之分離速率來增強由破裂促成之脫離。
在本發明此種態樣之一實施例中，對橋接元件之空間排列、幾何形狀、成分及實體尺寸加以選擇，以達成高精度之對齊轉印。在本說明之上下文中，「高精度之對齊轉印」此一用語係指轉印可印刷半導體元件且使其相對空間定向及相對位置之變化小於約10%。高精度之對齊轉印亦係指以良好的佈置精確度將一可印刷半導體元件自一母基板轉印至一轉印裝置及/或接收基板。高精度之對齊轉印亦係指以良好的圖案保真度將一可印刷半導體元件圖案轉印至一轉印裝置及/或接收基板。
本發明之橋接元件可包括受到局部或完全底切之結構。適用於本發明中之橋接元件可具有均勻之寬度或者可規則變化之寬度，例如其寬度漸縮成一有利於藉由破裂而釋脫的窄的頸部。在一些實施例中，該等橋接元件具有選自約100奈米至約1000微米範圍之平均寬度、選自約1奈米至約1000微米範圍之平均厚度及選自約100奈米至約1000微米範圍之平均長度。在一些實施例中，相對於由橋接元件連接至母晶圓之可印刷半導體元件之實體尺寸來界定橋接元件之實體尺寸及形狀。可(舉例而言)使用一其平均寬度至少比可印刷半導體元件之平均寬度小兩倍且較佳在某些應用中小10倍、及/或其平均厚度較可印刷半導體元件之平均厚度小1.5倍之橋接元件來達成對齊轉印。橋接元件亦可設置有尖銳之特徵，以利於使其破裂及有利於可印刷半導體元件自母晶圓至轉印裝置及/或接收基板之對齊轉印。
在此種態樣之一實施例中，該可印刷半導體元件包括一沿一主縱向軸線延伸一長度之可印刷半導體條帶，該長度終止於一第一端及一第二端處。一第一橋接元件將該可印刷半導體條帶之該第一端連接至該母晶圓，且一第二橋接元件將該半導體條帶之該第二端連接至該母晶圓。視需要，該可印刷半導體條帶、第一橋接元件及第二橋接元件係受到完全底切之結構。在一實施例中，該第一橋接元件、第二橋接元件、可印刷半導體條帶及母晶圓構成一單式半導體結構。在一實施例中，第一及第二橋接元件之平均寬度較該可印刷半導體條帶之平均寬度小約1至約20倍。在一實施例中，該第一及該第二橋接元件各自分別連接至該可印刷半導體條帶之該第一端及該第二端之橫截面積的小於1%至約100%。本發明包括其中第一及第二橋接元件具有一彼此接近或彼此遠離之空間組態之實施例。
在本發明中，可將可印刷半導體元件及/或橋接元件之外表面功能化，以增強向例如彈性印模等轉印裝置之對齊轉印。適用於對齊轉印之功能化方案包括向可印刷半導體元件之表面中添加親水性及/或疏水性基團，以增強與轉印裝置之接觸表面之結合。一替代化學策略係將一個或多個接觸表面(可印刷元件上及/或接收表面上之表面)塗敷以金屬，包括但不限於金。以可藉由化學方式將接收表面橋接至可印刷元件之自組合式單層來處理該等金屬。
本發明之可印刷半導體元件可自各種各樣之材料製成。適用於製造可印刷半導體元件之前驅體材料包括半導體晶圓源，包括：成塊之半導體晶圓，例如單晶矽晶圓、多晶矽晶圓、鍺晶圓；超薄之半導體晶圓，例如超薄之矽晶圓；經摻雜之半導體晶圓，例如經P型或N型摻雜之晶圓，及具有所選摻雜劑空間分佈之晶圓(絕緣體上覆半導體晶圓，例如絕緣體上覆矽(例如Si－SIO2 ，SiGe))；及基板上覆半導體晶圓，例如基板上覆矽晶圓及絕緣體上覆矽。此外，本發明之可印刷半導體元件可自使用傳統方法實施半導體裝置處理時剩下之刮屑或未使用之高品質或經重新處理之半導體材料製成。另外，本發明之可印刷半導體元件可自各種各樣之非晶圓源製成，例如自沈積於一犧牲層或基板(例如SiN或SiO2 )上並隨後加以退火之非晶體、多晶體及單晶體半導體材料(例如多晶矽、非晶矽、多晶體GaAs及非晶體GaAs)膜製成，或者自其他成塊晶體製成，包括但不限於：石墨、MoSe2 及其他過渡金屬硫屬化物、及釔鋇銅氧化物。
本發明之一實例性轉印裝置包括乾式轉印印模(例如彈性轉印印模或複合物)、敷形轉印裝置(例如敷形彈性印模)、及多層式轉印裝置(例如多層式彈性印模)。本發明之轉印裝置視需要係敷形的。適用於本發明之轉印裝置包括包含複數個聚合物層之轉印裝置，如在2005年4月27日向美國專利及商標事務局提出申請且名稱為「用於軟微影術之複合圖案化裝置(Composite Pattering Devices for Soft Lithography)」之第11/115,954號美國專利申請案所教示，其全文以引用方式併入本文中。一可用於本發明方法中之實例性圖案化裝置包括一具有低楊氏模量(Young's Modulus)之聚合物層，例如聚(二甲基矽氧烷)(PDMS)層，較佳在某些應用中具有選自約1微米至約100微米範圍之厚度。使用低模量聚合物層較為有利，乃因其會提供能夠與一個或多個可印刷半導體元件、尤其係具有彎曲、粗糙、平整、光滑及/或成型曝露之表面之可印刷半導體元件形成良好敷形接觸、並能夠與具有各種各樣表面形態之基板表面(例如彎曲、粗糙、平整、光滑及/或成型基板表面)形成良好敷形接觸之轉印裝置。
本發明亦包括用於將可印刷半導體元件轉印(包括高精度對齊轉印)至一轉印裝置(例如彈性印模)上之方法、及/或用於將可印刷半導體元件組合及/或整合(包括高精度對齊組合及/或整合)於一接收基板上之方法。本發明印刷方法及構造之一優點在於，可將可印刷半導體元件圖案以一方式轉印及組合至基板表面上，該方式能保持用於界定該圖案之半導體元件之所選空間定向。本發明之此種態樣特別有利於其中在直接對應於一所選裝置組態或裝置陣列組態的明確界定之位置及相對空間定向上製成複數個可印刷半導體元件之應用中。本發明之轉印印刷方法能夠轉印、定位及組合可印刷半導體元件及/或可印刷功能裝置，包括但不限於：電晶體，光波導，微機電系統，奈米機電系統，雷射二極體，或完全製成之電路。
除半導體材料之外，本發明之方法及構造亦適用於成塊之半金屬材料。舉例而言，本發明之方法、構造及結構可與例如石墨及飽和石墨等碳質材料以及例如雲母等其他分層材料一起使用。
在一實施例中，本發明提供一種用於將一可印刷半導體元件轉印至一轉印裝置之方法，其包括如下步驟：(i)提供一包含一可印刷半導體元件之可印刷半導體結構；及至少一個連接至該可印刷半導體結構及連接至一母晶圓之橋接元件，其中該可印刷半導體元件及該(該等)橋接元件至少部分地自該母晶圓底切；(ii)使該可印刷半導體元件接觸一具有一接觸表面之轉印裝置，其中該接觸表面與該可印刷半導體元件之間的接觸使該可印刷半導體元件結合至該接觸表面上；及(iii)以一會使該(該等)橋接元件破裂之方式移動該轉印裝置，藉以將該可印刷半導體結構自該母晶圓轉印至該轉印裝置。
在一實施例中，本發明提供一種用於將一可印刷半導體元件組合於一基板之一接收表面上之方法，其包括如下步驟：(i)提供一可印刷半導體元件；及至少一個連接至該可印刷半導體結構及連接至一母晶圓之橋接元件，其中該可印刷半導體元件及該(該等)橋接元件至少部分地自該母晶圓底切；(ii)使該可印刷半導體元件接觸一具有一接觸表面之轉印裝置，其中該接觸表面與該可印刷半導體元件之間的接觸使該可印刷半導體元件結合至該接觸表面上；(iii)以一會使該(該等)橋接元件破裂之方式移動該轉印裝置，藉以將該可印刷半導體結構自該母晶圓轉印至該轉印裝置，藉以形成上面帶有該可印刷半導體元件之該接觸表面；(iv)使置於該接觸表面上之該可印刷半導體元件接觸該基板之該接收表面；及(v)使該敷形轉印裝置之該接觸表面與該可印刷半導體元件分離，其中該可印刷半導體元件被轉印至該接收表面上，藉以將該可印刷半導體元件組合於該基板之該接收表面上。
在一實施例中，本發明提供一種用於製造一可印刷半導體元件之方法，其包括如下步驟：(1)提供一具有一(111)定向且具有一外表面之矽晶圓；(2)在該矽晶圓之該外表面上產生複數個凹陷特徵，其中該等凹陷特徵中之每一個皆包含曝露之矽晶圓的一底表面及若干側表面；(3)遮罩該等凹陷特徵之該等側表面之至少一部分；及(4)在該等凹陷特徵之間實施蝕刻，其中沿該矽晶圓之<110>方向實施蝕刻，藉以製成該可印刷半導體元件。
參見附圖，其中相似之編號表示相似之元件且出現於不止一個圖式中之相同編號皆指同一元件。另外，在下文中，採用下列定義：「可印刷」係指無需使基板承受高溫(即在低於或等於約400攝氏度之溫度下)即可轉印、組合、圖案化、組織及/或整合至基板上或基板內之材料、結構、裝置組件及/或積體功能裝置。在本發明之一實施例中，可印刷之材料、元件、裝置組件及裝置能夠藉由溶液印刷或乾轉印接觸印刷來轉印、組合、圖案化、組織及/或整合至基板上或基板內。
本發明之「可印刷半導體元件」包括能夠例如藉由乾轉印接觸印刷及/或溶液印刷方法組合及/或整合至基板表面上之半導體結構。在一實施例中，本發明之可印刷半導體元件係整體之單晶體、多晶體或微晶體無機半導體結構。在一實施例中，可印刷半導體元件經由一個或多個橋接元件連接至一基板，例如一母晶圓。在本說明之上下文中，一整體結構係一具有若干以機械方式相連之特徵之單塊式元件。本發明之半導體元件既可經過摻雜亦可不經過摻雜，可具有一所選之摻雜劑空間分佈並可摻雜有複數種不同之摻雜劑材料，包括P型及N型摻雜劑。本發明包括截面尺寸大於或等於約1微米之微結構化可印刷半導體元件及截面尺寸小於或等於1微米之奈米結構化可印刷半導體元件。適用於許多應用中之可印刷半導體元件包括藉由自頂向下處理高品質成塊材料(例如使用傳統之高溫處理技術而產生之高純度晶體半導體晶圓)而得到之元件。在一實施例中，本發明之可印刷半導體元件包括複合結構，其具有一可以運作方式連接至至少一個其他裝置組件或結構(例如一導電層、介電層、電極、其他半導體結構或該等裝置組件或結構之任意組合)之半導體。在一實施例中，本發明之可印刷半導體元件包括可拉伸之半導體元件及/或異質半導體元件。
「截面尺寸」係指裝置、裝置組件或材料之截面之尺寸。截面尺寸包括寬度、厚度、半徑及直徑。舉例而言，具有條帶形狀之可印刷半導體元件係由長度及兩個截面尺寸－厚度及寬度－來表徵。舉例而言，具有圓柱形狀之可印刷半導體元件係由長度及截面尺寸直徑(或者半徑)來表徵。
「在縱向上以一基本平行之組態定向」係指一種如下定向：一群元件(例如可印刷半導體元件)之縱向軸線之定向基本上平行於一所選對準軸線。在本說明之上下文中，基本上平行於一所選軸線係指其定向處於一絕對平行定向的10度以內，更佳處於一絕對平行定向的5度以內。
本發明中所用措詞「撓性」及「可彎曲」係同義的且係指一材料、結構、裝置或裝置組件無需經受會引入明顯應變(例如表徵材料、結構、裝置或裝置組件之失效點之應變)之轉變即可變形成一彎曲形狀之能力。在一實例性實施例中，撓性材料、結構、裝置或裝置組件可變形成一彎曲形狀而不會引入大於或等於約5%、較佳在某些應用中大於或等於約1%且更佳在某些應用中大於或等於0.5%之應變。
「半導體」係指任何如下材料：其在極低溫度下係絕緣體，但在約300開爾文之溫度下具有可觀之電導率。在本說明中，術語「半導體」之使用旨在與該術語在微電子及電子裝置領域中之使用相一致。適用於本發明中之半導體可包括例如矽、鍺及金剛石等元素半導體及例如以下等化合物半導體：IV族化合物半導體，例如SiC及SiGe；III－V族半導體，例如AlSb、AlAs、Aln、AlP、BN、GaSb、GaAs、GaN、GaP、InSb、InAs、InN及InP；III－V族三元半導體合金，例如Alx Ga1 － x As；II－VI族半導體，例如CsSe、CdS、CdTe、ZnO、ZnSe、ZnS及ZnTe；I－VII族半導體CuCl；IV－VI族半導體，例如PbS、PbTe及SnS；層式半導體，例如Pbl2 、MoS2 及GaSe；氧化物半導體，例如CuO及Cu2 O。術語「半導體」包括本質半導體及摻雜有一種或多種所選材料之外質半導體，包括具有P型摻雜材料及n型摻雜材料之半導體，以提供適用於既定應用或裝置的有利之電特性。術語「半導體」包括包含半導體及/或摻雜劑之混合物之複合材料。適用於本發明某些應用中之特定半導體材料包括但不限於：Si，Ge，SiC，AlP，AlAs，AlSb，GaN，GaP，GaAs，GaSb，InP，InAs，GaSb，InP，InAs，InSb，ZnO，ZnSe，ZnTe，CdS，CdSe，ZnSe，ZnTe，CdS，CdSe，CdTe，HgS，PbS，PbSe，PbTe，AlGaAs，AlInAs，AlInP，GaAsP，GaInAs，GaInP，AlGaAsSb，AlGaInP，及GaInAsP。多孔矽半導體材料適用於本發明在感測器及發光材料中之應用，例如在發光二極體(LED)及固態雷射器中之應用。半導體材料中之雜質係除半導體材料自身以外之原子、元素、離子及/或分子，或者任何提供至半導體材料中之摻雜劑。雜質係半導體材料中所存在的非吾人所期望之材料，其可能會不利地影響半導體材料之電特性，其包括但不限於氧、碳、及金屬，包括重金屬。重金屬雜質包括但不限於：元素週期表上位於銅與鉛之間的元素族、鈣、鈉、及其所有離子、化合物及/或錯合物。
本說明中所用之「良好之電子效能」及「高效能」係同義的，其係指裝置及裝置組件具有能提供所需功能度(例如電子信號切換及/或放大)之電子特性，例如場效遷移率、臨限電壓及開－關比率。表現出良好電子效能之本發明實例性可印刷半導體元件所具有之本質場效遷移率可大於或等於100 cm2 V－ 1 s－ 1 ，較佳在某些應用中大於或等於約300 cm2 V－ 1 s－ 1 。表現出良好電子效能之本發明實例性電晶體所具有之裝置場效遷移率可大於或等於100 cm2 V－ 1 s－ 1 ，較佳在某些應用中大於或等於約300 cm2 V－ 1 s－ 1 ，且更佳地在某些應用中大於或等於約800 cm2 V－ 1 s－ 1 。表現出良好電子效能之本發明實例性電晶體可具有小於約5伏之臨限電壓及/或大於約1 x 104 之開－關比率。
「塑膠」係指任何可模製或成型(通常係在受到加熱時)並硬化成所需形狀之合成或天然形成材料或材料組合。適用於本發明之裝置及方法中之實例性塑膠包括但不限於聚合物、樹脂及纖維素衍生物。在本說明中，「塑膠」一詞旨在包括含有一種或多種塑膠及一種或多種添加劑之複合塑膠材料，該等添加劑例如為結構增強劑、填充劑、纖維、增塑劑、穩定劑或可提供所需化學或物理性質之添加劑。
「彈性體」係指可拉伸或變形並返回至其原始形狀而不存在明顯之永久性變形之聚合物材料。彈性體通常能經受明顯之彈性變形。適用於本發明中之實例性彈性體可包括聚合物、共聚物、或者聚合物與共聚物之複合材料或混合物。彈性層係指包含至少一種彈性體之層。彈性層亦可包含摻雜劑及其他非彈性材料。適用於本發明中之彈性體可包括但不限於：熱塑性彈性體、苯乙烯材料、烯烴材料、聚烯烴、聚氨基甲酸酯熱塑性彈性體、聚醯胺、合成橡膠、PDMS、聚丁二烯、聚異丁烯、聚(苯乙烯－丁二烯－苯乙烯)、聚氨基甲酸酯、聚氯丁烯及聚矽氧。
「轉印裝置」係指能夠接收及/或重新定位一元件或元件陣列(例如可印刷半導體元件)之裝置或裝置組件。適用於本發明中之轉印裝置包括敷形之轉印裝置，其有一個或多個接觸表面能夠與正受到轉印之元件形成敷形接觸。本發明之方法及構造尤其適合與包含彈性印模之轉印裝置結合使用。
「大面積」係指面積(例如用於裝置製造之基板中接收表面之面積)大於或等於約36平方英吋。
「裝置之場效遷移率」係指使用對應於一電裝置(例如電晶體)之輸出電流資料計算出的該電裝置之場效遷移率。
「敷形接觸」係指在各表面、經塗佈表面及/或上面沈積有材料之表面之間形成的接觸，其中表面上沈積之材料可適用於轉印、組合、組織及整合一基板表面上之結構(例如可印刷半導體元件)。在一態樣中，敷形接觸涉及到使一敷形轉印裝置之一個或多個接觸表面在宏觀上適合於基板表面或一物體(例如可印刷半導體元件)之表面之總體形狀。在另一態樣中，敷形接觸涉及到使一敷形轉印裝置之一個或多個接觸表面在微觀上適合於一基板表面從而形成無空隙之緊密接觸。用語「敷形接觸」旨在與該用語在軟微影術領域中之用法相一致。可在一敷形轉印裝置之一個或多個裸露接觸表面與一基板表面之間形成敷形接觸。另一選擇為，可在一敷形轉印裝置之一個或多個經塗佈表面(例如上面沈積有一轉印材料、可印刷半導體元件、裝置組件及/或裝置之接觸表面)上形成敷形接觸。另一選擇為，可在一敷形轉印裝置之一個或多個裸露表面或經塗佈接觸表面與一塗佈有一材料(例如轉印材料、固態光阻劑層、預聚物、液體、薄膜或流體)之基板表面之間形成敷形接觸。
「放置精確度」係指一種轉印方法或裝置將一可印刷元件(例如一可印刷半導體元件)相對於例如電極等其他裝置組件之位置或相對於一接收表面中之所選區域轉印至一所選位置之能力。「良好之放置」精確度係指方法或裝置能夠將一可印刷元件相對於另一裝置或裝置組件或相對於一接收表面中之所選區域轉印至一所選位置，而相對於絕對準確位置之空間偏差小於或等於50微米、更佳在某些應用中小於或等於20微米且甚至更佳地在某些應用中小於或等於5微米。本發明提供包含至少一個以良好之放置精確度轉印之可印刷元件之裝置。
「保真度」係指一所選元件圖案(例如一可印刷半導體元件圖案)如何好地轉印至一基板之接收表面上之量度。良好之保真度係指在轉印一所選元件圖案時在轉印過程中保持各個元件之相對位置及定向，舉例而言，其中使各個元件相對於其在所選圖案中之位置之空間偏差小於或等於500奈米、更佳小於或等於100奈米。
「底切」係指一種其中一元件(例如可印刷半導體元件、橋接元件或該兩種元件)之底表面至少部分地自另一結構(例如母晶圓或成塊材料)上分離或不固定至該另一結構上之結構構造。完全底切係指一種其中一元件(例如可印刷半導體元件、橋接元件或該兩種元件)之底表面至少部分地自另一結構(例如母晶圓或成塊材料)上完全分離之結構構造。底切結構可係部分自立式或完全自立式結構。底切結構可由其與之分離之另一結構(例如母晶圓或成塊材料)部分地或完全地支撐。底切結構可在除底表面以外之表面處附連、固定及/或連接至另一結構(例如晶圓或其他成塊材料)。舉例而言，本發明包括其中可印刷半導體元件及/或橋接元件在位於除其底表面以外之表面上的端部處連接至晶圓之方法及構造(例如參見圖2A及2B)。
在下文說明中，將闡述本發明裝置、裝置組件及方法之許多具體細節，以透微地闡釋本發明之確切性質。然而，熟習此項技術者將易知，本發明之實施亦可不使用該等具體細節。
本發明提供用於製作可印刷半導體元件及將可印刷半導體元件及可印刷半導體元件圖案組合至基板表面上之方法及裝置。提供用於自低成本成塊半導體材料製成高品質可印刷半導體元件之方法。本發明亦提供用於達成可印刷半導體元件自一母晶圓高精度對齊地轉印至一轉印裝置及/或接收基板之半導體結構及方法。本發明之方法、裝置及裝置組件能夠在撓性塑膠基板上產生高效能電子及光電裝置及裝置陣列。
圖1A提供一示意性剖視圖，其例示用於自一具有(111)定向之成塊矽晶圓製造包含可印刷之單晶矽半導體條帶之可印刷半導體元件之本發明實例性方法。圖1B提供一流程圖，其闡述在用於自成塊矽晶圓產生可印刷半導體元件之本發明方法中之處理步驟，包括可重複之處理步驟。
如在圖1A(畫面1)及1B中所示，提供一具有(111)定向之矽晶圓100。具有(111)定向之矽晶圓100可係一成塊矽晶圓。在矽晶圓100之外表面120內使用例如近場光刻法、剝離技術及乾蝕刻技術之一組合蝕刻複數個具有預選定實體尺寸、間距及空間定向之溝道110。在該實施例中，各溝道之間的間距130界定使用此種方法製成之可印刷半導體條帶之寬度。
如在圖1A(畫面2)及1B中所示，視需要，例如藉由對(111)矽晶圓100加熱，在溝道110及外表面120上生長一熱氧化物層140。接下來，例如使用一種或多種遮罩材料(諸如金屬或金屬組合)之斜角電子束蒸發，在溝道110之側表面及外表面120上沈積一遮罩150，藉以在矽晶圓100中產生被遮罩區域及未被遮罩區域。該遮罩步驟產生溝道110之側表面中之被遮罩區域160及側表面中之未被遮罩區域170。本發明包括其中對溝道110中沿深度135之整個側表面實施遮罩之實施例(例如參見圖1D)。在一些實施例中，可藉由遮罩材料之蒸發角度、晶圓100之外表面120上之表面特徵所投射之「陰影」及遮罩材料通量之準直程度，來控制被遮罩區域沿側表面向下延伸之範圍。溝槽110之深度135及側表面中被遮罩區域160之範圍至少部分地界定藉由該等方法所產生之可印刷半導體條帶之厚度。視需要，在實施其他處理之前，例如使用乾化學蝕刻技術來移除熱氧化物層140中之曝露之區域。
如在圖1A(畫面3)及1B中所示，蝕刻溝道110之側表面中之未被遮罩區域170。在一實例性實施例中，對溝道110之側表面中之未被遮罩區域170實施各向異性蝕刻，以使各溝道之間之蝕刻優先沿矽晶圓100之<110>方向進行，藉以對(111)矽晶圓100中位於各毗鄰溝道110之間的區域實施底切。在圖1B中之畫面3中由虛線箭頭來示意性地顯示蝕刻前端<110>方向。在一實施例中，選擇一各向異性蝕刻系統，以使蝕刻基本上不沿矽晶圓100之<111>方向進行。該各向異性蝕刻系統之選擇性及矽晶圓100之(111)定向會提供一本質蝕刻終止層，其由虛線175示意性地表示。適用於本發明此種態樣之各向異性蝕刻系統包括一使用熱鹼性溶液之濕化學蝕刻系統。在一些實施例中，為該處理步驟選擇一能產生具有相對光滑之底面(例如粗糙度小於1奈米)之可印刷半導體條帶之蝕刻系統。
如在圖1A(畫面4)及1B中所示，在各溝道之間進行的蝕刻會產生自矽晶圓100完全底切之可印刷半導體條帶200。在一實施例中，將溝道110之實體尺寸、形狀及空間定向選擇成使該等蝕刻處理步驟產生在一個或多個端部處連接至矽晶圓100之可印刷半導體條帶200。藉由本發明方法所產生之可印刷半導體條帶200可係平整、較薄且在機械上呈撓性之可印刷半導體條帶。視需要，例如藉由濕化學蝕刻技術來移除遮罩150。
參見圖1B中之流程圖，視需要，本發明之方法包括使可印刷半導體元件藉由例如接觸一彈性印模而自矽晶圓釋脫之步驟。在實例性方法中，使可印刷半導體元件與一彈性印模接觸會使一個或多個用於將可印刷半導體元件連接至矽晶圓100之橋接元件破裂，藉以達成該(該等)可印刷半導體元件自矽晶圓100向彈性印模之對齊轉印。本發明之方法包括使用以動力控制之剝離速率來達成自矽晶圓100向一彈性印模轉印裝置之對齊轉印。
視需要，本發明包括高產量製造方法，其進一步包括例如藉由能使矽晶圓100產生一平整及/或光滑外表面之表面處理步驟(例如拋光、研磨、蝕刻、微機械加工等)來整修矽晶圓之外表面。如在圖1B中所示，整修矽晶圓100之表面使得能夠多次重複該製造製程，藉以自單個晶圓起始材料提供高產量之可印刷半導體條帶。
圖1C以一剖視圖形式提供一示意性處理圖，其例示其中對凹陷特徵之側表面實施局部遮罩而非完全遮罩之製造方法。圖1D以一剖視圖形式提供一示意性處理圖，其例示其中對凹陷特徵之側表面實施完全遮罩之製造方法。如在圖1D中所示，亦對凹陷特徵之底表面之一部分而非全部實施遮罩。在該實施例中，該方法包括蝕刻位於該凹陷特徵之被遮罩側表面下面之材料之步驟。此種局部被遮罩之底表面構造可提供一蝕刻劑入口，以便可在各凹陷特徵(例如毗鄰之凹陷特徵)之間進行蝕刻。對凹陷特徵之側表面採用完全遮罩之本發明方法有利於在界定及選擇可印刷半導體元件之厚度時提供提高的精確度及精度。在一實施例中，對側表面實施完全遮罩，以使鈍化邊界出現於凹陷特徵之底表面上。在該等方法中，條帶之厚度並非由鈍化邊界界定，而係由溝槽底表面與晶圓頂面之高度界定。
用於製造本發明可印刷半導體元件之方法可進一步包括改善凹陷特徵之幾何形狀、實體尺寸及形態之步驟。可在在製造製程中在產生凹陷特徵之後、在形成及/或釋脫可印刷半導體元件之前的任意時刻實施對凹陷特徵之改善。在一適用之實施例中，係在涉及到對凹陷特徵之側表面實施局部或完全遮罩之處理步驟之前實施凹陷特徵之改善。圖1E提供位於Si(111)中之凹陷特徵之影像，其具有一未經側表面改善而產生之溝槽組態。圖1E中所示之凹陷特徵係藉由相移光刻法、金屬剝離及反應性離子蝕刻、並隨後移除金屬蝕刻遮罩來界定。圖1F提供Si(111)中之凹陷特徵之影像，其具有一藉由側表面改善而產生之溝槽組態。圖1F中所示之凹陷特徵係藉由相移光刻法、金屬剝離及反應性離子蝕刻、以在熱的KOH溶液中實施各向異性蝕刻加以改善、並隨後移除金屬蝕刻遮罩來界定。亦藉由斜角金屬蒸發來處理該樣本。如藉由對該三個圖之比較所示，圖1F中溝槽之底表面及側表面較圖1E中溝槽之底表面及側表面更為光滑地得到界定。
在該上下文中，「改善」係指對凹陷特徵之表面(例如凹陷特徵之側表面及底表面)之材料移除處理。改善包括能形成更光滑凹陷特徵表面之處理及/或能形成具有更均勻實體尺寸及表面形態之凹陷特徵之處理。在一實施例中，藉由各向異性蝕刻技術，例如藉由使用熱的KOH溶液實施蝕刻來改善幾何形狀、實體尺寸及/或形態。對溝槽之各向異性濕蝕刻改善特別適用於產生能夠達成對齊轉印之(111)矽條帶。該等改善處理步驟之優點包括：(i)提供對由母晶圓之晶軸所確定之溝槽底表面之改良界定，及(2)提供對由母晶圓之晶軸所確定之溝槽側表面之改良界定。
圖2A及2B提供包括一可印刷半導體元件及兩個橋接元件之本發明可印刷半導體結構之示意性俯視平面圖。在圖2A所示之結構中，各橋接元件彼此遠離定位，而在圖2B所示之結構中，各橋接元件彼此靠近定位。如在圖2A及2B中所示，可印刷半導體結構290包括可印刷半導體元件300及橋接元件310。橋接元件310係對準保持元件，其將半導體元件300連接至且視需要以成一體方式連接至母晶圓320。在一實施例中，可印刷半導體元件300及橋接元件310局部地或完全地自母晶圓320底切。在一實施例中，可印刷半導體元件300、橋接元件310及母晶圓320係一整體結構，例如單個連續之半導體結構。
可印刷半導體元件300沿縱軸340縱向延伸出長度330並延伸出寬度350。長度330終止於連接至橋接元件310之第一端及第二端400中。橋接元件310延伸出長度360並延伸出寬度370。在圖1A及1B所示實施例中，橋接元件連接至可印刷半導體元件300之端部400之整個寬度及/或截面積。如在圖2A及2B中所示，橋接元件310之寬度370小於可印刷半導體元件300之寬度350，以利於達成對齊轉印。另外，半導體元件300所露出之外表面之表面積大於橋接元件310所露出之外表面之表面積。在本發明之某些處理及轉印方法中，橋接元件310及可印刷半導體元件300之該等尺寸屬性有利於達成可印刷半導體元件300之高精度對齊轉印、組合及/或整合。
在例如使用一彈性印模轉印裝置自晶圓320轉印半導體元件300之前及/或期間，橋接元件310所提供之結構支撐能使半導體元件300保持處於一預選定之空間定向上。在許多其中一個或多個可印刷半導體元件之相對位置、間距及空間定向對應於一所需功能裝置及/或電路設計之製造應用中，期望存在橋接元件310之錨固功能性。橋接元件之實體尺寸、空間定向及幾何形狀選擇成使半導體元件300在與一轉印裝置相接觸時能夠釋脫。在一些實施例中，藉由例如沿圖2B及2B中所示之虛線破裂而達成釋脫。在某些應用中，使橋接元件310破裂所需之力足夠低從而在轉印過程中使半導體元件300之位置及空間定向基本上不受干擾甚為重要。
在本發明中，對橋接元件之空間佈置、幾何形狀、成分及實體尺寸或其任一組合加以選擇，以達成高精度對齊轉印。圖2C及2D提供用於將一可印刷半導體元件連接至一母晶圓之橋接元件之影像。在圖2C中顯示可印刷矽元件及用於將可印刷元件連接至母(SOI)晶圓之(窄)橋接元件。可印刷半導體元件及橋接元件之幾何形狀係藉由SF6蝕刻來界定。如在圖2C中所示，可印刷半導體元件及橋接元件具有圓角。該等角之圓角性質及該等元件之總體幾何形狀會降低以一PDMS轉印裝置釋脫可印刷半導體元件之能力。在圖2D中亦顯示可印刷矽元件及用於將可印刷元件連接至母(SOI)晶圓之(窄)橋接元件。幾何形狀係藉由熱KOH各向異性蝕刻來界定。如在圖2D中所示，可印刷半導體元件及橋接元件具有尖角。該等角之尖角性質會使應力集中於所明確規定之斷點處，且因此會增強以一PDMS轉印裝置釋脫該等元件之能力。
實例1：用於塑膠基板上撓性電晶體、二極體及電路之經對準GaAs導線之印刷陣列
藉助光刻法及各向異性化學蝕刻自高品質、單晶體晶圓產生之具有積體歐姆接點之經對準GaAs導線陣列為位於撓性塑膠基板上之電晶體、蕭特基二極體、邏輯閘及甚至更複雜之電路提供了頗具前景的一類材料。該等裝置表現出優異之電子及機械特性，此二者對於新興之低成本、大面積撓性電子器件(通常稱作巨電子器件)領域而言皆甚為重要。
單晶體無機半導體之微米規模及奈米規模導線、條帶、小板等係可在許多應用中使用之頗具吸引力之功能裝置(例如光學裝置、光電子裝置、電子裝置、感測裝置等)構建區塊。舉例而言，藉由「自下向上」方法合成之Si奈米導線可使用Langmuir/Blodgett技術(或微流技術)組合入經對準陣列內並用作塑膠基板上撓性薄膜電晶體(TFT)之輸運溝道。在一種不同之方法中，可藉由「自頂向下」方法自高品質單晶體成塊源材料(例如絕緣體上覆矽(SOI)晶圓或成塊晶圓)產生厚度為~100 nm且寬度自數微米至數百微米不等的呈條帶形式之微米/奈米規模Si(微結構化矽；μs－Si)元件。此種類型之材料可用於在塑膠上製造裝置遷移率高達300 cm2 ．V1 ．s－ 1 之撓性TFT。基於晶圓之源材料之高品質(就界定分明之摻雜水平、摻雜均勻性、低的表面粗糙度、及表面缺陷密度而言)會形成具有同樣好特性之基於矽之半導體材料，此有利於達成可靠、高效能之裝置作業。「自頂向下」製造工藝之所以具有吸引力，還因為其能在「乾轉印印刷」至最終(例如塑膠或其他)裝置基板上期間提供保持在晶圓層上所界定之高度有序組織奈米結構/微結構之可能性。儘管用矽可達成高效能，然而用GaAs(舉例而言)可達成甚至更佳之特性(例如運作速度)，乃因GaAs具有~8500 cm2 ．V1 ．s－ 1 的高的本質電子遷移率。先前之研究論證了以「自頂向下」製造步驟自GaAs晶圓使用各向異性化學蝕刻步驟產生具有三角形截面之奈米/微米導線之技術。藉由在該等GaAs導線仍結合至晶圓上之同時在該等GaAs導線上形成歐姆接點、並隨後將其轉印印刷至塑膠基板上，會形成具有優異性質之在機械上呈撓性之金屬半導體場效電晶體(MESFET)。該等電晶體在吉赫茲範圍內表現出單位小信號增益。該實例證明瞭使用該等類型之MESFET以及基於GaAs導線之二極體作為主動組件、以轉印印刷作為組合/整合策略在塑膠基板上構建功能電路之各種元件單元(例如反轉器及邏輯閘)之能力。在用於可導引天線、臟器健康監視器及其他對位於輕質塑膠基板上之高速、高效能撓性裝置具有高要求之裝置的大面積電子電路中，該等類型之形態頗為重要。
圖3A繪示用於在塑膠上製造GaAs電晶體、二極體及邏輯閘之主要步驟。基本方法依賴於「自頂向下」製造技術自成塊單晶體GaAs晶圓產生具有高純度及眾所習知之摻雜分佈之微米/奈米導線。在製造該等導線之前形成於晶圓上之歐姆接點係由在一(100)半絕緣性GaAs(SI－GaAs)基板上的一150 nm n－GaAs磊晶層上所沈積且經退火(在一流有N2 之石英管中在450℃下退火1分鐘)之120 nm AuGe/20 nm Ni/120 nm Au組成。接點條帶沿(0)晶體定向佈置並具有2 μm之寬度。倘若為電晶體，各歐姆條帶之間的間隙即界定溝道長度。光刻法及各向異性化學蝕刻會產生具有三角形截面(圖3B之插圖)且寬度~2 μm、具有連接至晶圓之端部(圖3B)之GaAs導線陣列。該等連接充當「錨固件」來保持該等導線的經明確界定之定向及空間位置－由蝕刻遮罩之設計(即光阻劑圖案)所界定。藉由移除蝕刻遮罩並經由電子束蒸發沈積一由Ti(2 nm)/SiO2 (50 nm)構成之雙層，來製備供轉印印刷之導線之表面。三角截面會確保導線表面上之Ti/SiO2 薄膜不會連接至母晶圓上之Ti/SiO2 薄膜，從而有利於提高轉印印刷之良率。將一經輕微氧化之聚(二甲基矽氧烷)(PDMS)印模層壓於矽晶圓表面上會在PDMS印模之表面與新鮮SiO2 膜之間因縮合反應而形成化學結合。參見圖3A中之頂部圖框。剝離PDMS印模即會將導線拉離晶圓並使其結合至印模上。使該「經塗蘸」之印模接觸一塗佈有一薄層液態聚氨基甲酸酯(PU)之聚(對苯二甲酸乙二酯)(PET)薄片、使PU固化、剝離印模並隨後在1：10 HF溶液中移除Ti/SiO2 層即會在PU/PET基板上留下有序之GaAs導線陣列，如在圖3A之中間圖框中所示。Ti/SiO2 薄膜不僅用作一用於將GaAs導線結合至PDMS之黏合層，且亦會防止GaAs導線之表面在處理過程中受到可能之污染(例如被溶劑及PU污染)。
以此種形式暴露出該等導線及歐姆條帶之純淨之裸露表面，以便進一步進行微影處理及金屬化來界定用於連接整合於該等導線上之歐姆接點之源電極及汲電極(250 nm的Au)。對於電晶體而言，該等電極界定源極及汲極；而對於二極體而言，其相當於電阻性電極。藉由光刻法及剝離而形成於導線之裸露部分上之接點(150 nm的Ti/150 nm的Au)在其與塑膠基板相整合時界定二極體之蕭特基接點及MESFET之閘電極。對塑膠基板之所有處理皆在低於110℃溫度下進行。吾人未觀察到因熱膨脹係數不一致或其他可能之效應而引起GaAs導線自基板出現任何松解。在電晶體中，閘電極之寬度代表用於控制運作速度之臨界尺寸。在此項工作中，該電極在源極與汲極之間的位置相對並不重要。在非自對準高速MOSFET(金屬氧化物半導體場效電晶體)型裝置中所不存在之此種對較差對齊之容忍度對於在塑膠基板上可靠地達成高速作業而言至關重要，乃因在塑膠基板中常常會因在處理過程中可能會在塑膠中出現輕微的未得到控制之變形而難以或不可能達成精確對齊。將多個電晶體及二極體以適當幾何形狀連接於一起即會產生功能性邏輯電路。圖3A所示方案顯示一NOR閘。
一掃描式電子顯微鏡(SEM)影像(圖3C)顯示十條平行導線，該等導線形成一電晶體中之半導體組件。該裝置之溝道長度及閘極長度分別為50 μm及5 μm。該等幾何形狀用於構建簡單之積體電路，即邏輯閘。源電極與汲電極之間間隙中之Ti/Au條帶形成一具有n－GaAs表面之蕭特基接點。該電極充當一用於調變源極與汲極之間電流的閘。二極體(圖3D)在一端上使用具有歐姆條帶之導線、在另一端上則使用蕭特基接點。圖3E及3F顯示位於一PET基板上的一組GaAs電晶體、二極體及簡單電路之影像。在圖3F中，帶有電路之PET薄片圍繞一白色標記軸彎曲，從而表明該等電子單元具有撓性。
位於塑膠上之基於導線之MESFET(圖3C)之DC特性表現出與形成於晶圓上之MESFET定性地相同之行為。源極與汲極之間的電流(I DS )藉由施加至閘極之偏壓(VG S )來充分地調變，即I DS 隨VG S 之減小而減小。在此種情形中，負的VG S 會使溝道區域中之有效載子(即對於n －GaAs而言為電子)耗盡並使溝道厚度減小。一旦VG S 變成足夠大之負值，耗盡層即等於n －GaAs層之厚度且源極與汲極之間的電流即會斷開(即I DS 變成實質為0)。如在圖4A中所示，在VG S 小於－2.5 V時，I DS 降至幾乎為0。在汲極－源極電壓(VD S )為0.1 V(即線性區域)時之斷開電壓(即閘極電壓VG S )為2.7 V。圖4B顯示該電晶體在飽和區域(VD S ＝4 V)中之轉印曲線。根據圖4B確定出ON/OFF電流比及最大跨導分別為~106 及~880 μS。總的源極－汲極電流隨導線數量(即有效溝道寬度)及源極與汲極之間的距離(即溝道長度)而變。在溝道寬度恆定情況下，具有短溝道之電晶體可提供相對高之電流。舉例而言，在VG S ＝0.5 V及VD S ＝4 V情況下，飽和ID S 會自溝道長度為50 μm之電晶體情況下之1.75 mA增大至溝道長度為25 μm之電晶體情況下之3.8 mA(圖4C)。儘管在某些應用中，具有短溝道之電晶體可提供高的電流，然而由於難以徹底斷開電流，ON/OFF電流比往往會有所降低。如在圖4C中所示，甚至在VG S 為－5 V時，溝道長度為25 μm之電晶體之I DS 仍處於數微安培左右。
位於塑膠上之GaAs導線蕭特基二極體表現出典型之整流器行為(圖4D)，即正向電流(I )隨正向偏置電壓(V )之升高而迅速增大，而反向電流甚至在高達5 V之反向偏壓下仍保持較小。該等蕭特基二極體之I －V 特性可藉由熱電子發射模型來描述，在V >>3kT /q 時，該熱電子發射模型可表示為： 其中(2)其中J 代表在所施加偏置電壓(V )情況下之正向二極體電流密度，k 係玻耳茲曼(Boltzmann)常數，T 係絕對溫度(即在實驗中為298K)，φ B 係蕭特基勢壘高度，且A ＊ ＊ 係有效理查森(Richardson)常數(即對於GaAs而言為8.64 A．cm－ 2 ．K－ 2 )。藉由繪製InJ與偏壓(V )之間的關係(插圖)，即可根據線性關係(插圖中之直線)之截距及斜率確定出飽和電流J 0 及理想因數n 。以方程式(2)來估算φ B 之量值。通常使用φ B 及 n 作為蕭特基介面性質之評價標準。二者皆高度依賴於金屬與GaAs之間的截面電荷狀態，即電荷狀態之升高將會使φ B 減小並使n 值增大。對於在本工作中所製成之二極體而言，根據圖4D確定出φ B 及n 分別為512 meV及1.21。與構建於晶圓上之二極體相比，該等裝置具有略微降低之蕭特基勢壘(512 meV相對於~800 meV)及增大之理想因數(1.21相對於~1.10)。
該等GaAs導線裝置(即MESFET及二極體)可整合入複雜電路之邏輯閘中。舉例而言，將兩個MESFET與具有不同飽和電流之不同溝道長度相連即會形成一反轉器(邏輯NOT閘)(圖5A及5B)。負載電晶體(頂部)與開關電晶體(底部)具有分別為100 μm及50 μm之溝道長度、150 μm之溝道寬度及5 μm之閘極長度。此種設計使負載電晶體之飽和電流為開關電晶體之飽和電流的~50%，此會確保在小的導通電壓下，負載線在線性區域中與開關電晶體之VG S ＝0曲線相交。在飽和區域中(即對Vd d 施加5 V的偏壓)量測反轉器。當對開關電晶體之閘極(Vi n )施加一大的負電壓(邏輯0)以使其關斷時，由於負載電晶體始終導通，因而輸出節點(Vo u t )之電壓等於Vd d (邏輯1，高的正電壓)。升高Vi n 會使開關電晶體導通並提供一流過開關電晶體與負載電晶體二者之大電流。當開關電晶體完全導通，即Vi n 為一大的正電壓(邏輯1)時，Vo u t 降至一低的正電壓(邏輯0)。圖5C顯示轉印曲線。該反轉器表現出一大於1的最大電壓增益(即(dVo u t /dVi n )m a x ＝1.52)藉由增加一由蕭特基二極體構成之電位位準轉換分支(如在圖3D中所示)，使Vo u t 之邏輯狀態轉換至適合於進行進一步電路整合之電壓。
將數個此種類型之裝置並聯或串聯組合會得到更複雜之邏輯功能，例如NOR及NAND閘。對於圖6A及6B所示之NOA閘而言，由兩個相同之並聯MESFET用作開關電晶體。藉由施加一高的正電壓(邏輯1)使兩個開關電晶體之一(VA 或VB )導通，可提供一經由負載電晶體之汲極(Vd d )流至地(GND)之大電流，從而形成一低位準(邏輯0)之輸出電壓(Vo )。僅當該兩個輸入皆處於高的負電壓(邏輯0)時，方可獲得高的正輸出電壓(邏輯1)。NOR閘之輸出對輸入之相依性顯示於圖6C中。在NAND閘(圖6D及6E)之組態中，僅當藉由施加高的正電壓(邏輯1)使兩個開關電晶體皆導通時，所有電晶體中之電流才會足夠大。在此種組態中，輸出電壓表現出一相對低的值(邏輯0)。對於其他輸入組合而言，幾乎不會有電流流過電晶體，從而形成一與Vd d 相當的高的正輸出電壓(邏輯1)(圖6F)。此種類型之邏輯閘及/或其他被動式元件(例如電阻器、電容器、電感器等)之進一步整合使位於塑膠上之高速、大面積電子系統頗具前景。
概言之，使用「自頂向下」程序以高品質、成塊單晶體晶圓製成之具有積體歐姆接點之GaAs導線可提供一種高效能「可印刷」半導體材料及一種在撓性塑膠基板上製造電晶體、二極體及積體邏輯閘的相對容易之途徑。使高溫處理步驟(例如形成歐姆接點)與塑膠基板相隔離及使用PDMS印模來轉印印刷非常有序之GaAs導線陣列係本文所述方法之重要特徵。使用GaAs導線作為半導體對於對作業速度具有極高要求之大面積印刷電子器件而言頗具吸引力，此乃因(i)GaAs具有高的本質電子遷移率(~8500 cm2 V－ 1 s－ 1 )並已在傳統高頻電路中得到應用，(ii)以GaAs構建而成之MESFET之處理較MOSFET更為簡單，乃因MESFET不需要閘極電介質，(iii)GaAs MESFET不會遭受在非自對準MOSFET中所出現之寄生交疊電容，(iv)甚至在圖案化對齊及解析度為中等水準情況下(此可在大面積塑膠基板上很容易地達成)，亦可在GaAs MESFET中達成高速作業。缺點在於GaAs之成本相對較高(與Si相比)且難以用GaAs導線裝置產生互補電路。然而，使高效能電晶體及二極體可構建於塑膠基板上之相對容易性及將該等組件整合於功能電路中之能力表明此種途徑對於其中需要具有機械撓性、輕質構造及與大面積、印刷類處理的相容性的電子系統而言具有一定的前景。
實驗部分：該GaAs晶圓(IQE公司，Bethlehem，PA)具有一在一高真空室中藉由分子束磊晶(MBE)沈積而生長於一(100)半絕緣GaAs晶圓上之磊晶Si摻雜n型GaAs層(載子濃度為4.0×101 7 cm－ 3 )。微影製程使用AZ光阻劑(對於正性成像及負性成像分別為AZ 5214及AZ nLOF 2020)，其係在與塑膠基板－即覆蓋有一薄層固化之聚胺基甲酸酯(PU，NEA 121,Norland Products Inc.,Cranbury,NJ)之聚對苯二甲酸乙二酯(厚度為~175 μm之PET，聚酯薄膜，Southwall Technologies,Palo Alto,CA)薄片－相容之溫度(<110℃)下實施。在曾在冰－水浴中進行冷卻之蝕刻劑(4 mL H3 PO4 (85重量%)，52 mL H2 O2 (30重量%)，及48 mL去離子水)中以各向異性方式蝕刻帶有光阻劑遮罩圖案之GaAs晶圓。所有金屬皆係由一電子束蒸發器(Temescal)以~4/s之速度蒸發而成。在沈積50 nm厚之金屬之後，停止蒸發os來使樣本冷卻(5分鐘)，以防止塑膠基板熔化。在樣本冷卻之後，重複此種蒸發/冷卻循環來沈積更多之金屬。
實例2：位於撓性塑膠基板上之在機械上呈撓性之電晶體中之吉赫茲作業
將藉由成塊晶圓製成之帶有歐姆接點之GaAs導線、軟微影轉印印刷技術、及最佳裝置設計結合使用，能夠在低成本塑膠基板上形成在機械上呈撓性之電晶體，其中各個裝置之速度處於吉赫茲範圍內且具有高度之機械可彎性。本文所揭示之方法包含以適度之微影圖案化解析度及對齊度製成的簡單佈局形式之材料。本實例將說明高效能電晶體之電氣及機械特性。該等結構在某些應用中甚為重要，該等應用包括但不限於高速通信及計算、以及新興類別之大面積電子系統(「巨電子器件」)。
之所以關心由高遷移率半導體形成之大面積撓性電子系統(即巨電子器件)，係因為該等類型之電路需要具有高速通信及/或計算能力。藉由各種無機材料(例如非晶體氧化物/多晶體氧化物及硫屬化物)製成之撓性薄膜電晶體(TFT)、多晶矽以及單晶矽奈米導線及微結構化條帶表現出比多晶體有機薄膜(一般<1 cm2 ．V－ 1 ．s－ 1 )高得多之遷移率(10－300 cm2 ．V－ 1 ．s－ 1 )。先前之工作已證實，具有極高本質電子遷移率(~8500 cm2 ．V－ 1 ．s－ 1 )之單晶體GaAs導線陣列可在金屬－半導體場效電晶體(MESFET)之幾何形狀中用作TFT之輸運溝道。該實例顯示，藉由使用最佳設計，類似之裝置甚至在適中之微影解析度下亦可在GHz範圍之頻率下運作且具有較佳之可彎性。具體而言，實驗結果顯示，對於閘極長度為2 μm之電晶體而言，塑膠基板上基於GaAs導線之MESFET在表現出高於1.5 GHz之截止頻率且當使用~200 mm厚之基板時，在低至~1 cm之彎曲半徑下具有適中之電氣性質變化。對裝置行為之簡單模擬與實驗觀察結果非常吻合，且可獲得處於S波段(5 GHz)中之運作頻率。
基本製造策略類似於在本文中其他地方所述，但以最佳之裝置幾何形狀及處理方法來達成高速運作。藉由光刻法及各向異性化學蝕刻自一具有150－nm n－GaAs磊晶層之(100)半絕緣性GaAs(SI－GaAs)晶圓製造帶有積體歐姆條帶(藉由在N2 氣氛中在450℃下將120 nm AuGe/20 nm Ni/120 nm Au退火1分鐘來形成)之GaAs導線(寬度為~2 μm)。在經底切之GaAs導線上沈積一薄的Ti(2 nm)/SiO2 (50 nm)雙層，以用作黏合層來利於達成轉印印刷製程並保護導線之平整表面及歐姆接點免受在該製程中所涉及到之有機物(主要係自印模表面轉印來的彼等有機物)之污染。藉由將樣本浸於1：10 HF溶液中來移除該層，以露出GaAs導線之清潔表面以便在後續步驟中進行裝置製造。此外，該Ti/siO2 層較薄之厚度(與在前面之工作中用作轉印印刷黏合層之光阻劑層之厚度相比)使塑膠聚對苯二甲酸乙二醇酯(PET)薄片之表面相對平整－在該表面上藉助旋塗的一薄層聚胺基甲酸酯(PU)印刷有GaAs導線陣列。增強之表面平整性使得能夠沈積窄的閘電極而不會沿其縱向方向出現裂紋，從而提供一種用於提高裝置運作速度之有效途徑。
在PET基板上所形成之MESFET(參見圖7A中所示之閘極長度為2 μm之典型電晶體之SEM影像)表現出類似於在母晶圓上所構建電晶體之DC輸運特性。圖7B顯示一閘極長度為2 μm之裝置在不同VG S 下的源極與汲極之間的電流(I DS )隨閘極電壓(VG S )(插圖)之變化及隨源極/汲極電壓之變化。在0.1 V VD S 下(即線性區域)之斷開電壓為－2.7 V。根據許多裝置之平均量測值所確定出之ON/OFF電流比為~106 。該等裝置表現出可忽略之滯後(插圖)，此對於獲得高速響應而言特別重要。該等裝置表現出較佳之裝置間均勻性；表1列出了溝道長度為50 μm且具有不同閘極長度之MESFET之統計結果(裝置數量>50)。DC特性幾乎與閘極長度無關，只是具有越大閘極長度之裝置表現出略微越低之ON/OFF比率。然而，閘極長度在如下文所述確定運作頻率時具有關鍵作用。
圖8A中之插圖顯示一設計用於微波測試之裝置之佈局。該測試結構中之每一單元皆包含兩個閘極長度為2 μm、溝道長度為50 μm且具有一共用閘極之相同MESFET、及若干經組態以與RF探頭之佈局一致之探測銲墊。在量測時，使汲極(D)端子保持為4 V(相對於源極(S))且以一與0 dBm之RF功率相耦合之0.5 V偏壓來驅動閘極(G)，該RF功率在50 Ω時之等效電壓幅值為224 mV。該量測係使用HP8510C Network Analyzer來執行，該HP8510C Network Analyzer係在一CascadeMicrotech 101－190B ISS基板(一片覆蓋有經雷射修整之金圖案之陶瓷晶片)上藉由WinCal 3.2、使用一種標準SOLT(短路－開路－負載－直通)技術在50 MHz至1 GHz內實施校準以便進行錯誤修正。換言之，將短路校準視為理想的短路並將開路校準視為理想的開路。由於在實施校準時不實施進一步之去嵌化，因而將量測參考平面設定於輸入探頭與輸出探頭之間。換言之，將接點銲墊之寄生組件包含於量測中。然而，考慮到頻率為1 GHz之RF信號之波長為300 mm而接點銲墊之長度為200 μm之事實，該等寄生組件對接點銲墊之影響可忽略不計。由於接點銲墊僅為波長之1/1500，因而其阻抗變換影響可忽略不計。
可自所量測之該裝置之S參數得出小信號電流增益(h 2 1 )。該量值表現出對輸入RF信號頻率之對數相依性(圖9A)。將單位電流增益頻率(fT )定義為在短路電流增益變為1時之頻率。該量值可藉由根據一－20 dB/十進位線之最小二乘方擬合來外推圖9A所示曲線並確定其x截距來加以確定。藉由此種方式確定出之值係fT ＝1.55 GHz。就吾人所知，該裝置係最快的位於塑膠上在機械上呈撓性之電晶體且係第一種fT 位於吉赫茲範圍內之電晶體。吾人亦使用所量測之DC參數及所計算之各電極間之電容、根據小信號等效電路模型估算出了GaAs MESFET之RF響應。根據模擬結果所繪製之曲線與實驗結果相吻合(fT ＝1.68 GHz)。該模型亦適用於具有不同閘極長度之電晶體，舉例而言，閘極長度為5 μm之MESFET之實驗fT (730 MHz)接近於所模擬之量值(795 MHz)(圖9B)。在該模型中，僅考量MESFET之本質參數，乃因異質參數(即與探測銲墊相關聯之電感及電阻)被認為可忽略不計。自DC量測值得出跨導(gm )、輸出電阻(RD S )、及充電電阻(Ri ，其慮及了溝道上之電荷不能在瞬間對VD S 之變化作出響應之事實)。與MESFET相關聯之本質電容包括來自耗盡層電容、邊緣起紋效應電容及幾何結構起紋效應電容之分量。該等因素中之每一者皆係使用傳統裝置之標準方程式以等於各個GaAs導線之總和寬度之溝道寬度來計算得出。耗盡層電容係由閘極長度(LG )、有效裝置寬度(W)及耗盡高度來表徵：
在該方程式中： 其中假定耗盡層用作一平行板電容器。邊緣起紋效應電容及幾何結構起紋效應電容分別由下式來確定： 150 μm及200 μm係源極或汲極銲墊之寬度及長度。
K(k) 係第一類橢圓積分且 CG S (閘極與源極之間的電容)包括所有三種電容；而C D S 及CD G 僅包含邊緣起紋效應電容及幾何結構起紋效應電容。在大多數情況下，Ce d g e 及C geometric 皆可忽略而不會對模擬結果產生明顯影響，乃因其遠小於與閘極長度相稱之C depletion 。該模型慮及了位於塑膠上之導線陣列裝置之行為，包括fT 隨閘極長度之變化。圖8C比較了在具有不同閘極長度且溝道長度為50 μm情況下所量測(符號)及所計算(虛線)的GaAs導線MESFET之fT 。該模型表明，可藉由減小閘極長度或者藉由進一步使各個層在GaAs母晶圓中之設計最佳化來使fT 明顯增大。
吾人已報告了拉伸應變對閘極長度為15 μm的基於導線之MESFET之影響之初始量測值。在該實例中，吾人審查了高速裝置在受壓及受拉狀態下在斷裂點以下之表現。該等量測值係由以不同曲率半徑將基板(參見圖9A)彎成凹形及凸形形狀時變化之完全DC電表徵而組成。彎曲半徑係藉由對受彎樣本之側視圖實施幾何形狀擬合來得出。凸的及凹的彎曲表面會在裝置上引起拉應變(被賦予一正值)及壓應變(被賦予一負值)。使用一類似於在圖8A插圖中所示之裝置來評價由彎曲所引起應變對效能之影響。在將拉應變增大至0.71%(對於在該工作中所用之200 μm厚之基板而言，對應於14 mm之彎曲半徑)時，飽和電流(即VD S ＝4 V，VG S ＝0 V)增大~10%，且在將壓應變增大至0.71%時，飽和電流減小~20%(圖9B)。當在基板沿其中一個方向彎曲之後釋放基板時，電流會恢復原值，從而表明塑膠基板及該等裝置之其他組件之變形在該範圍內為彈性變形。(預計PET及PU在承受應變時之塑性變形>~2%。)對(100)GaAs晶圓上承受應變之Gax In1 － x As或Gax In1 － x As磊晶層之研究表面，雙軸應力以及在外部施加之單軸應力(與本實例相類似之情形)可造成帶隙能量明顯偏移及在磊晶層中造成價帶分裂。拉應變會使帶隙能量減小，並從而增大總的載子濃度(電子及電洞)及使電流增強。相反，壓應變則會使帶隙能量增大並使電流減小。該等現象與對裝置之觀察結果相吻合。以一SEM顯微鏡對彎曲過程進行之現場成像證實了在<＋/－0.71%之應變下，GaAs導線無一斷裂。在拉應變高於~1%時，會因某些導線破裂(或閘電極出現裂紋)而使裝置效能降格。對於寬於此處所用導線(例如10 μm寬)之導線，由於其抗撓剛度比較高，因而導線會自塑膠分離從而釋放彎曲拉應力而非出現破裂。
由於彎曲應變使飽和電流之變化小於20%，因而ON/OFF比率之變化主要取決於OFF電流之變化。因應變而在n －GaAs層中引起之價帶中電洞濃度及位錯和表面缺陷數量之變化可能會作用於電晶體之OFF電流之變化。拉應變及壓應變二者皆可使位錯及表面缺陷之數量增大，從而使裝置之OFF電流增大。拉應變會產生額外之電洞以及電子，此亦會使OFF電流增大。相反，壓應變則會使電洞濃度降低。因此，預計承受張力之MESFET之OFF電流將高於未出現應變之裝置之OFF電流。壓應變對裝置之OFF電流之影響微乎其微。因此，對應之ON/OFF比率應隨受拉而減小並隨受壓而保持基本相同。圖9C給出了在飽和區域中所測ON/OFF電流比率對應變之相依性，其表現為與上文所述定性地相吻合。
概言之，該實例之結果表明，因彎曲所致之表面應變(拉應變及壓應變二者，高達0.71%)不會使自經修改程序製成之MESFET之效能明顯降格。更重要的是，將處於其彎曲狀態之樣本釋放會使裝置效能返回至其原始狀態。該等觀察結果表明，位於PU/PET基板上的基於GaAs導線之MESFET之機械性質能滿足許多所設想之巨電子器件應用之要求。另外，該等類型之TFT表現出高的速度，此與適用於RF通信裝置及其他需要具有機械撓性、輕質構造及與大面積、印刷類處理之相容性的應用的高速度相接近。與用於傳統積體電路的Si相比的GaAs之某些缺點(即晶圓成本高、不能形成可靠之互補電路、在機械上呈脆性等)已降低了對於在作為此項工作之焦點的薄、可彎曲、適中密度、大面積電路類別中使用導線及條帶之裝置的重要性。
實例3：使用自成塊晶圓得到之超薄矽條帶的在機械上呈撓性之薄膜電晶體
該實例引入一種使用對齊之單晶矽薄(亞微米)條帶陣列之薄膜電晶體類型，該等陣列係藉由對成塊矽(111)晶圓實施微影圖案化及各向異性蝕刻而形成。將此等條帶印刷至薄塑膠基板上之裝置顯示出良好之電特性及機械撓性。在線性範圍中所求出之有效裝置遷移率高達360 cm2 V－ 1 s－ 1 ，且on/off比率>103 。該等結果表明向用於為臟器健康監視器、感測器、顯示器及其他應用製造大面積、高效能且在機械上呈撓性之電子系統之低成本方法邁出了重要的一步。
與非貫穿性相關之性質及廣泛可用之特徵因數使低維度材料對於電子、光子、微機電系統及其他領域中之新應用而言具有重要意義。舉例而言，可使用模印、塗繪或印刷至塑膠基板上之微米/奈米導線、條帶或管來構造高效能撓性電子裝置(例如電晶體、簡單的電路元件等)。薄的高特徵比材料結構能在由本質上易碎且塊狀物較脆之材料所形成之單晶體半導體中達成可彎性及在某些結構形式中達成可拉伸性。因此，該等類型之半導體為可由真空及溶液處理之多晶體/非晶體有機材料(其通常在載子遷移率方面顯示出明顯更低之效能)提供了具有吸引力之替代材料。近來所述之自頂向下方法可自基於晶圓之材料源產生半導體導線、條帶及薄片。此種方法可達成對所形成結構之幾何形狀、空間組織、摻雜水平及材料純度之高度控制。然而，此種方法在經濟上之誘人之處(尤其係對於需要大面積覆蓋之應用)卻因晶圓(絕緣體上覆矽、所生長基板上覆磊晶層等)之單位面積成本而受到限制。
在該實例中，吾人報告一種不同之方法。具體而言，提供一種自低成本成塊Si(111)晶圓得到的使用具有亞微米厚度的對齊的矽條帶陣列之薄膜電晶體(TFT)類型。首先說明用於製造該等結構並藉由彈性印模將其轉印印刷至塑膠基板上之程序。吾人提供對條帶形狀、其厚度及表面形態之結構表徵。對以該等所印刷條帶製成之蕭特基勢壘TFT所作之量測表明n型場效遷移率為360 cm2 V－ 1 s－ 1 且on/off比率為4000。
圖10例示一種自一Si(111)晶圓(Montco公司，n型，0.8－1.8 Ω.cm)之表面產生薄(<1 μm)條帶之自頂向下方法。該製程首先實施近場相移光刻1 3 ，隨後實施金屬剝離及SF6 電漿蝕刻(Plasmatherm RIE系統，40 sccm SF6 ，30 mTorr，200 W RF功率，45秒)，以在Si表面中形成一由~1 μm、1 μm寬之溝槽形成之陣列(圖1(a))。該等溝槽之間的間距界定條帶之寬度(通常為10 μm)。接下來，在1100℃下在晶圓上生長100 nm之熱氧化物。藉由Ti/Au(3/30nm)之斜角電子束蒸發實施兩次金屬沈積步驟而提供對溝槽側表面之局部覆蓋(圖10B)。在該等斜角蒸發期間所投射之「陰影」即界定條帶之厚度。溝槽蝕刻條件、蒸發角度及金屬通量之準直度控制該陰影之範圍並因此控制條帶厚度。藉由CF4 電漿蝕刻(40 sccm CF4 ，2 sccm O2 ，50 mTorr基本壓力，150 W RF功率，5分鐘)來移除曝露之氧化物。最後，以熱KOH溶液(3：1：1 H2 O：KOH：IPA(質量比)，100℃)底切該等條帶。蝕刻前端在保留(111)平面(圖10C)之同時沿<110>方向前進並形成覆蓋原始晶圓中一大部分(75－90%)之自立式條帶。將蝕刻遮罩設計成使每一條帶皆在溝槽之端部處錨固至晶圓上。以溶於水中之KI/I2 (2.67/0.67 wt%及隨後以HF來移除該遮罩即會完成製作。以此種方式產生之條帶較薄、平整且在機械上呈撓性(圖10E)，此類似於使用前述方法以昂貴之絕緣體上覆矽晶圓所形成之條帶。5 － 7 , 1 1 原子力顯微鏡方法(圖11A)顯示一典型條帶中之厚度介於~115至~130 nm之間。該等變化在光學顯微照片中表現為輕微之顏色變化(圖12E)。藉由AFM對位於其中一個該等條帶底面的一5x5 μm區域所量測之粗糙度(顯示於圖12B中)係0.5 nm。該值大於藉由相同方法所量測的頂部拋光表面(0.12 nm)或自一SOI晶圓產生之條帶之底面(0.18 nm)之值。亦可使用其他各向異性蝕刻劑來降低此種粗糙度。厚度變化之原因且在較低程度上，粗糙度變化之原因，部分地在於溝槽之邊緣粗糙度，此又會在斜角蒸發過程中在側表面鈍化中引起粗糙度。改良側表面品質即可減小條帶厚度之變化。然而，如在下文中所示，可使用用本文所述程序製成之條帶來構造具有良好效能之電晶體裝置。
可藉由一種高(>95%)良率印刷製程將條帶轉印至另一(撓性)基板，如在圖12中所概略顯示。為實施該印刷製程，將一PDMS印模層壓至晶圓上並隨後迅速地將其剝離來擷取該等條帶。此種類型之製程依賴於對印模之黏著性之動力控制。由此「經塗蘸」(圖12B及12E)之印模可藉由接觸另一基板來印刷該等條帶。可使用印刷至一塗有ITO之0.2 mm厚PET基板上之條帶在塑膠上以ITO作為閘電極製作高效能撓性底部閘極TFT。一層在印刷之前沈積於ITO閘極上之SU－8用作閘極電介質及膠，以利於條帶轉印。在印刷過程中，該等條帶沉入未固化之SU－8內，其頂部與膠之表面齊平，從而在該等條帶之底表面與ITO之間留下約2 μm之電介質。藉由光刻法(100 μm長度×100 μm寬度)及以HF/H2 O2 實施濕蝕刻所界定之厚(~0.2 μm)Ti源極及汲極接點形成源電極及汲電極之蕭特基勢壘接點。該等底部閘極裝置顯示出特有之n型增強型MOSFET閘極調變。電晶體之on/off比率達到~103且使用金屬氧化物半導體場效電晶體之運作之標準方程式所確定出之裝置級遷移率高達~360 cm2 V－ 1 s－ 1 (線性區域)及100 cm2 V－ 1 s－ 1 (飽和區域，在Vd＝5 V下進行評價)。條帶自身之遷移率應高於裝置級遷移率約20%(440 cm2 V－ 1 s－ 1 (線性)及120 cm2 V－ 1 s－ 1 (飽和))，乃因由於該等條帶之間存在間距，因而其僅填充溝道的約83%。對於0.2 mm厚之基板而言，該等條帶裝置在基板適度彎曲(15 mm)時能夠留存下來但在彎曲程度更大(5 mm)時會嚴重降格。
概言之，該實例證實了一種用於自成塊矽(111)晶圓製作可印刷單晶矽條帶之高良率製造策略。在製造之後整修成塊晶圓之表面便能夠實施多次重複，從而自1平方英尺之起始材料製成數十或者甚至數百平方英尺之條帶。在塑膠上自該等條帶製成之TFT顯示其能用作高效能撓性半導體。該等裝置及其製造策略不僅適用於大面積撓性電子器件、且亦適用於要求實施三維或異質整合之應用或其他難以使用傳統矽微製作方法來獲得之特徵。
實例4：塑膠基板上可彎曲之GaN高電子遷移率電晶體(HEMT)
撓性、大面積電子器件－其係囊括於新興巨電子器件領域內之技術－在過去幾年中已出現了巨大進步，且有數種前沿的消費應用及軍事應用有望在不久的將來得到商業化。具有新穎特徵因數之微電子電路係該等系統中之關鍵組件且將有可能需要使用新的製造方法－尤其係印刷－來製造該等微電子電路。因此，人們已給予可印刷形式之半導體極大之關注，且對有機材料(例如並五苯、聚噻吩等)及無機材料(例如多晶矽、無機奈米導線)二者皆進行了審查。對於整合於塑膠基板上之裝置而言，此項工作已顯示出某些頗具前景之結果。然而，其當前之應用範圍卻在很大程度上受限於自該等半導體所製成裝置之先天較差之效能，例如其具有低的有效裝置遷移率及運作頻率。吾人已審查了一種新的可印刷無機半導體形式，稱作微結構化半導體(μs－Sc)，其能在傳統及有機聚合物基板上製成具有格外高效能之裝置。吾人亦已證實，藉由使用μs－Sc作為基礎，可在半導體晶圓上製成已完全成形之裝置並隨後將其轉印至一撓性基板上而不會減低其效能。此種方法利用高品質之晶圓規模半導體，同時使其適合於基於印刷之製造方法。在該等材料中，單晶矽μs－GaN非常令人感興趣，乃因其具有優異之材料性質，包括具有使擊穿電場較高(3 MV cm－ 1 與GaAs的0.4 MV cm－ 1 相比)之寬帶隙(3.4 eV與GaAs的1.4 eV相比)、高的飽和載子速度(2.5*107 cm s－ 1 與GaAs的107 cm s－ 1 相比)、及良好之熱導率(1.3 W cm－ 1 與GaAs的0.5 W cm－ 1 相比)。此外，AlGaN/GaN異質結構形式之異質整合會得到具有高的導電帶能量補償差及壓電響應性之裝置級材料且薄片載子密度處於1.0 x 101 3 cm－ 2 範圍內。該等頗具吸引力之性質使GaN適合於對高頻率及高功率效能之要求，例如適合於無線通信用電子裝置、全色發光裝置、及光電子系統用UV光電偵測器。
自從第一次展示AlGaN/GaN高電子遷移率電晶體(HEMT)以來，人們已在該領域中集中進行了大量之研究活動。該等努力已使裝置能夠整合於各種各樣之基板上，包括藍寶石、SiC、Si及AlN基板上。在該實例中，吾人描述了撓性AlGaN/GaN異質結構高電子遷移率電晶體(HEMT，如在圖14中所歸納之製程所示)之製造，該等撓性AlGaN/GaN異質結構高電子遷移率電晶體經過處理並隨後自其Si(111)生長基板上藉由一種基於接觸印刷之協定轉印至塑膠薄片上。此項工作係說明用於將基於異質III－V半導體材料之高效能HEMT裝置整合至塑膠基板上之程序。
圖15示意性地顯示在製造HEMT裝置中所用之步驟。該製程首先使用一標準順序之光刻及剝離步驟在成塊GaN異質晶圓上形成一電阻性接點(Ti/Al/Mo/Au)(圖15A)。然後，沈積一PECVD氧化層及Cr金屬以在隨後之乾蝕刻中用作遮罩。對Cr及PECVD氧化物實施光刻及蝕刻來界定GaN條帶之所需幾何形狀，該等GaN條帶用作供隨後印刷之固體墨水。在剝除頂部之光阻劑之後，使用ICP乾蝕刻來移除曝露之之GaN(圖15C)。該ICP蝕刻步驟會移除Cr層，但較厚之PECVD氧化層仍在GaN頂部上基本保持完好無損。以氫氧化四甲銨(TMAH)實施各向異性濕蝕刻(圖15D)來移除下伏之Si並將GaN條帶自母基板分離。在該強鹼性蝕刻過程中，PECVD氧化層用於防止歐姆接點劣化。然後，使用一BOE(緩衝氧化物蝕刻劑)製程步驟來移除已因電漿及濕蝕刻步驟而變得非常粗糙之剩餘PECVD氧化物。隨後藉由電子束蒸發在GaN條帶頂部上沈積新的一層光滑的犧牲氧化矽層。在對GaN條帶實施印刷時，使晶圓接觸一聚二甲基矽氧烷(PDMS)厚片(圖15E)，並藉由快速移離母基板而達成μs－GaN向PDMS之完全轉印。然後，使該「經塗蘸」之厚片與一塗佈有聚胺基甲酸酯(PU)之聚對苯二甲酸乙二酯薄片(PET)相層壓(圖15F)，並自頂側使用UV光使PU固化(圖15H)。剝離PDMS即會使μs－GaN元件轉印至塑膠基板上。該轉印會在GaN條帶頂上留下一PU殘餘物。當藉由BOE來剝除在圖15E所示步驟中蒸發而成之電子束沈積SiO2 層時，該殘餘物會得到移除。該製程中之最終步驟涉及到形成源極/汲極互連線及蕭特基閘極金屬接點(Ni/Au)、藉由電子束蒸發來沈積多個層並使用一標準之剝離製程將其圖案化(圖15F)。
為在移除下伏之Si(圖1d)之後保持自立式μs－GaN之原始位置，採用一種如在圖14C所概示之製程中所示之新型微結構化半導體(μs－Sc)幾何形狀。μs－GaN條帶在GaN條帶之端部處具有兩個窄的橋接部分(即如圖14C中之箭頭所示之兩個斷點)，以利於將其對齊地轉印至PDMS印刷工具上(圖15E)。此種架構係對先前所報導之「花生式」設計之顯著改良。吾人已發現，用於達成轉印製程之破裂對於此種設計而言非常有效。此前之「花生式」設計需要將蝕刻時間嚴格地最佳化並需要在大的面積內具有非常均一之蝕刻速率才能產生適合於印刷之μs－Sc條帶。而當前之「窄橋接部分」設計則對蝕刻速率差異不敏感得多。為說明該後面一點，圖16A及16B分別顯示在TMAH各向異性蝕刻步驟之前及之後所拍攝之GaN晶圓之光學影像。在該等影像中，很容易區分自立式及受支撐GaN微結構之不同顏色。圖16C及16D顯示在用於蝕刻下伏Si之TMAH蝕刻步驟之中間階段中所拍攝之掃描電子顯微照片(SEM)影像。圖16D中放大之影像及圖16B中之虛線區域強有力地說明瞭其高度各向異性性質，表明該Si蝕刻製程為一個基本上僅沿垂直於GaN條帶定向之方向傳播之製程。在該特定系統中，優先沿(110)方向進行蝕刻；如在圖14C中所示，Si(111)表面用作一固有之蝕刻阻擋遮罩。圖16E顯示一經塗蘸之PDMS厚片之影像，其中μs－GaN以其晶圓上對齊時之全部張力得到轉印。圖16F中之影像顯示所印刷結構之SEM顯微照片，其中在最終步驟中將μs－GaN異質裝置轉印至塗佈有PU之PET基板上。該等影像表明，基於「窄橋接部分」μs－GaN圖案之轉印不會破壞異質條帶。
圖17A及17B顯示基於μs－GaN之HEMT在轉印至PET基板之後之代表性光學影像。在圖14B中顯示該等裝置之截面示意圖中對應於各個層之各種反差度。在該幾何形狀中，在該兩個歐姆接點(Ti/Al/Mo/Au)之間形成主動電子溝道且由蕭特基(Ni/Au)閘極接點來控制電子流速(或電流)。圖17B中所示裝置之溝道長度、溝道寬度及閘極寬度分別為20、170及5 μm。不同於先前的μs－GaAs製程－其存在因側表面濕蝕刻而引起之必然之小填充因數限制，對於所印刷之III－V結構而言，該等裝置之填充因數與此前所報導相比相當高(67%與μs－GaAs的13%相比)。圖17C顯示由塑膠支撐之GaN HEMT裝置之典型汲極電流－電壓(I－V)特性；以1 V之步長自－3 V至1 V對閘極施加偏壓。該種裝置在1 V之閘極偏壓及5 V之汲極偏壓下表現出~5 mA之最大汲極電流。圖17D顯示在恆定汲極電壓(Vd ＝2 V)下所量測之轉印特性。該種裝置所表現出之臨限電壓(Vt h )為－2.7 V、on/off比率為103 、且跨導為1.5 mS。而具有相同裝置幾何形狀但處於轉印之前之GaN HEMT之跨導為2.6 mS。該轉印製程看起來使該值降低了約38%。
曾如圖18A所示使用一彎曲步驟來研究GaN HEMT之機械撓性。圖18B顯示根據彎曲半徑(及其對應應變)所量測的一系列轉印曲線。在彎曲半徑減小至1.1 cm(對應於應變約為0.46%)時，觀察到所量測跨導、臨限電壓及on/off比率存在非常穩定之響應。圖18C顯示在最大應變及在其釋放之後兩個位置上所量測的一系列電流－電壓(I－V)曲線。如上文所述，所發現之影響相對不大且在圖17B及圖18B中之三條I－V曲線之間所看到之較小差別表明μs－GaN HEMT裝置未受到劇烈彎曲循環之破壞。
概言之，該實例說明一種適合於在塑膠基板上以撓性形式印刷高效能GaN HEMT之製程。吾人進一步展示一種有利於轉印印刷協定之有效之μs－Sc幾何形狀、及用於藉由各向異性濕蝕刻來移除犧牲層之智慧材料策略。結果表明，μs－GaN技術能為開發例如高效能行動計算系統及高速通信系統等下一代巨電子裝置提供重要機遇。
方法：在一由如下三層III－V半導體構成之矽(100)晶圓(Nitronex)上在異質結構GaN上製造GaN微結構：AlGaN層(18 nm，未經摻雜)；GaN緩衝層(0.6 μm，未經摻雜)；及AlN過渡層(0.6 μm)。使用AZ 5214光阻劑開製一歐姆接點區域並使用O2 電漿(Plasmatherm，50 mTorr，20 sccm，300 W，30 sec)來清洗該暴露區域。為獲得低接觸電阻，在金屬化步驟之前在一RIE系統中使用SiCl4 電漿對該歐姆接點區域實施預處理。然後，沈積一Ti/Al/Mo/Au(自下向上為15/60/35/50 nm)金屬層。使用電子束蒸發來沈積Ti、Al及Mo，而Au則係藉由熱蒸發來沈積。使用一剝離製程來界定該等接點。在一快速熱退火系統中使用N2 氣氛在850℃下對該等接點實施30秒的退火。沈積PECVD氧化物(Plasmatherm，400 nm，900 mTorr，350 sccm 2% SiH4 /He，795 sccm NO2 ，250℃)及Cr金屬(E－beam蒸發器，150 nm)層作為用於進行後續ICP蝕刻之遮罩材料。藉由光刻法、濕蝕刻(Cyantek Cr蝕刻劑)及RIE處理(50 mTorr，40 sccm CF4 ，100 W，14 min)來界定GaN條帶幾何形狀。在以丙酮移除光阻劑之後，使用ICP乾蝕刻(3.2 mTorr，15 sccm Cl2 ，5 sccm Ar，－100 V偏壓，14 min)來移除暴露之GaN，並隨後使用TMAH濕蝕刻溶液(Aldrich，160℃，5 min)來蝕刻掉下伏之Si。將樣本浸於BOE(6：1，NH4 F：HF)中90秒鐘，以移除PECVD氧化物並在GaN條帶頂上沈積經電子束蒸發而成的新的一層50 nm SiO2 。然後，使GaN晶圓接觸一PDMS厚片(Sylgard 184，Dow corning)，然後以>0.01 m s－ 1 之剝離速率剝離該PDMS厚片以蘸起μs－GaN元件。然後，將蘸有μs－GaN之PDMS厚片層壓至一塗佈有聚胺基甲酸酯(PU，Norland optical adhesive，No.73)之聚對苯二甲酸乙二酯薄片(PET，厚100μm，Glafix Plastics)。使該樣本自頂部暴露至UV光(家用臭氧有源水銀燈，173 μW cm－ 2 )，以使PU固化。剝離PDMS並藉由浸於BOE中達30秒來移除電子束氧化物，即會使μs－GaN元件轉印至塑膠基板上。使用一負性光阻劑(AZ nLOF 2020)將蕭特基接點區域圖案化並隨後藉由電子束蒸發來沈積一Ni/Au(80/100 nm)層。將一剝離製程與一AZ剝離劑(KWIK，5個小時)結合使用來移除PR。
實例5：自具有多個磊晶層之成塊GaAs晶圓得出之可印刷半導體元件
本發明包括使用成塊GaAs晶圓作為起始材料來製造可印刷半導體條帶之方法。在一實施例中，該等條帶係自具有多個磊晶層之高品質成塊GaAs晶圓產生。該晶圓係藉由如下方式製成：在一(100)半絕緣性GaAs(SI－GaAs)晶圓上生長一200 nm厚之AlAs層，隨後依序沈積厚度為150 nm之SI－GaAs層及厚度為120 nm且載子濃度為4×101 7 cm－ 3 之經Si摻雜之n型GaAs層。一由界定成平行於(0)晶體取向之光阻劑線構成之圖案用作對磊晶層(包含GaAs及AlAs二者)實施化學蝕刻之遮罩。藉由以H3 PO4 及H2 O2 水溶液蝕刻劑實施各向異性蝕刻將該等頂層分隔成各個單獨之條帶，該等條帶具有由光阻劑所界定之長度及定向以及相對於晶圓表面形成銳角之側表面。藉由在各向異性蝕刻之後移除光阻劑並隨後將晶圓浸泡於HF之乙醇溶液(乙醇與49%HF水溶液之體積比為2：1)中而移除AlAs層及所釋脫之GaAs(n－GaAs/sI－GaAs)條帶。在該步驟中使用乙醇而不使用水會減少在乾燥過程中因毛細管力之作用而在脆的條帶中可能出現之裂紋。乙醇的與水相比較低的表面張力亦會使因乾燥而在GaAs條帶之空間佈局中引起之無序現象最小化。
可自位於Bethlehem，PA之IQE公司購得具有根據客戶要求設計之磊晶層之GaAs晶圓。微影製程分別使用AZ光阻劑－即AZ 5214及AZ nLOF 2020－來進行正性及負性成像。在經過冰－水浴冷卻之蝕刻劑(4 mL H3 PO4 (85重量%)，52 mL H2 O2 (30重量%)及48 mL去離子水)中對具有光阻劑遮罩圖案之GaAs晶圓實施各向異性蝕刻。以在乙醇中稀釋(體積比為1：2)過之HF溶液(FisherChemicals)來溶解AlAs層。在一煙櫥中對母晶圓上具有已釋脫條帶之樣本進行乾以2－nm的Ti及28－nm的SiO2 。
實例6：自Si(111)晶圓得到之多層式可印刷半導體元件陣列
本發明亦包括用於提供自Si(111)晶圓前驅體材料得到之多層式可印刷半導體元件陣列之方法及構造。圖19提供一示意性流程圖，其例示一種用於製造多層式可印刷半導體元件陣列之本發明方法。如在圖19中之畫面1中所示，提供一具有(111)定向之矽晶圓。以一抗蝕刻遮罩將晶圓之外表面圖案化，藉以產生被遮罩區域，該等被遮罩區域之尺寸經選擇以界定多層式陣列中可印刷半導體條帶之長度及寬度。在圖19所示之實例中，該抗蝕刻遮罩係一熱生長而成之SiO2 層。
如在畫面2中所示，主要沿一與經圖案化外表面正交之方向蝕刻矽晶圓。所用蝕刻系統產生具有成型側表面之凹陷特徵。在一適用之實施例中，該等凹陷特徵之側表面具有一所選的在空間上變化之造型輪廓，該造型輪廓具有複數種造型特徵，例如具有一週期性扇貝形造型輪廓之側表面及/或在該等凹陷特徵之側表面上存在一具有深脊之造型輪廓。用於產生具有所選造型輪廓之凹陷特徵之實例性構件包括STS－ICPRIE及BOE蝕刻系統，其使矽晶圓循環性地曝露於反應性離子蝕刻氣體及抗蝕刻材料。如在圖19之畫面3中所示，該處理步驟產生複數個矽結構，該複數個矽結構具有毗鄰凹陷特徵定位的經選擇性造型之側表面。
如在圖19之畫面3中所示，使具有凹陷特徵之經處理矽晶圓歷經抗蝕刻遮罩材料之沈積，使該等凹陷特徵之成型側表面僅局部地塗佈有沈積材料。在本發明之此種態樣中，該等凹陷特徵之側表面之所選造型輪廓至少部分地決定遮罩材料在側表面上之空間分佈。因此，該處理步驟界定多層式堆疊中可印刷半導體元件之厚度。舉例而言，可使晶圓經受一種金屬或多種金屬之組合之斜角蒸氣沈積，從而使材料主要沈積於在凹陷特徵之成型表面中所存在之脊上，而基本不沈積於成型表面中處於該等脊(例如存在於側壁之凹陷區域中)之「陰影」中之區域上。因此，由所選造型輪廓中之特徵(例如脊、波紋及扇貝狀特徵)所投射之「陰影」至少部分地界定多層式陣列中可印刷半導體元件之厚度。由於金較佳地黏著至曝露之矽表面上，因而使用金沈積材料較為有利。
如在圖19之畫面4中所示，接下來使晶圓例如藉由經受鹼溶液(例如KOH)之作用而歷經各向異性蝕刻。對該等凹陷特徵之間的區域實施蝕刻之方式使蝕刻沿矽晶圓之<110>方向進行，藉以製成一其中每一可印刷半導體元件皆包含一局部或完全受到底切之矽結構之多層式可印刷半導體元件陣列。本發明包括其中在各毗鄰凹陷特徵之間繼續沿矽晶圓之<110>方向完成蝕刻以完全底切該(該等)可印刷半導體元件之方法。如在上文中所詳細說明，與矽晶圓之(111)定向相結合地選取之蝕刻系統會使沿晶圓中<110>方向之蝕刻速率快於沿晶圓中<111>方向之蝕刻速率。視需要，對凹陷特徵之位置、形狀及空間定向加以選擇，以形成對準保持元件，例如用於將可印刷半導體元件連接至晶圓之橋接元件。在畫面4中所示之多層式結構中，提供用於將多層式陣列中半導體條帶之端部連接至矽晶圓之橋接元件。
圖19之畫面5顯示一可選處理步驟，在該步驟中，例如藉由沖洗、蝕刻或其他材料移除製程使橋接元件自矽晶圓釋脫，藉以產生一多層式可印刷半導體元件堆疊。另一選擇為，可藉由接觸印刷方法來釋脫該陣列中之可印刷半導體元件。在一實施例中，舉例而言，藉由使可印刷半導體元件重複地接觸一轉印裝置(例如彈性印模)而依序釋脫並自矽晶圓轉印該多層式陣列中之可印刷半導體元件。
圖20提供Si(111)之斜角視圖(A，C，E，G)形式及剖視圖(B，D，F，H)形式之SEM影像：(A及B)係在STS－ICPRIE及BOE蝕刻之後，(C及D)係在對側表面實施金屬保護之後，(E至H)係在實施2分鐘(E及F)及5分鐘(G及H)之KOH蝕刻並隨後實施金屬清理之後。
圖21提供(A)一由四層式Si(111)條帶形成之大規模對準陣列之照片。(a)中所示四層式Si(111)之(B及C)俯視圖及(D及E)斜角視圖。
圖22提供已釋脫之撓性Si(111)條帶之(A)照片和(B及C)OM影像。(D至F)在(A)中所示條帶之SEM影像。
圖23提供(A)轉印至PDMS基板上之對準之Si(111)條帶之光學影像。(B)來自(A)中所示陣列之四個條帶之AFM影像。一撓性聚酯薄膜之照片，該聚酯薄膜用於容納從單個Si晶片實施四次轉印循環所得到之四個Si(111)陣列圖案。
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關於以引用方式併入參考文獻及修改之聲明
下列參考文獻涉及到可在本發明之方法中用於藉由接觸印刷及/或溶液印刷技術轉印、組合及互連可印刷半導體元件之自組合技術，且其全文以引用方式併入本文中：(1)"Guided molecular self－assembly：a review of recent efforts"，Jiyun C HuieSmart Mater.Struct .(2003)12,264－271；(2)"Large－Scale Hierarchical Organization of Nanowire Arrays for Integrated Nanosystems"，Whang,D.；Jin,S.；Wu,Y.；Lieber,C.M.Nano Lett .(2003)3(9),1255－1259；(3)"Directed Assembly of One－Dimensional Nanostructures into Functional Networks"，Yu Huang，Xiangfeng Duan，Qingqiao Wei，及Charles M.Lieber，Science (2001)291，630－633；及(4)"Electric－field assisted assembly and alignment of metallic nanowires"，Peter A.Smith等人，Appl.Phys.Lett. (2000)77(9)，1399－1401。
本申請案中通篇所引用之參考文獻，例如包含所頒予或所授予之專利或等效文件、專利申請公開案、未公開之專利申請案、及非專利文獻或其他材料來源，皆彷佛單獨以引用方式併入一般將其全文以引用方式併入本文中，其引用程度使每一參考文獻皆至少部分地與本申請案中之揭示內容相一致(例如，將一篇部分地不一致之參考文獻中除該參考文獻中所述部分地不一致部分以外的部分以引用方式併入)。
本文之任何附錄皆作為本說明書及/或附圖之一部分以引用方式併入本文中。
當在本文中使用術語"包含(comprise，comprises，comprised或comprising)時，其旨在理解為規定所提及的所述特徵、整數、步驟或組件之存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、組件或其組合。亦打算囊括其中視需要以類似的語法用以下用語來取代用語"包含(comprising)"或"comprise(s)"或"comprised"的單獨的本發明實施例：例如"由...組成(consisting/consist(s)"或"實質上由...組成(consisting essentially of/consist(s) essentially of)"，藉以說明其他未必同延之實施例。
上文已參照各種具體且較佳之實施例及技術闡述了本發明。然而，應瞭解，可作出許多變化及修改，同時仍保持處於本發明之精神及範疇內。熟習此項技術者將易知，可如本文所大體揭示而無需藉助過多之實驗即可應用不同於本文所具體說明之其他構造、方法、裝置、裝置元件、材料、程序及技術來實施本發明。本發明旨在囊括所有此項技術中已知的在功能上與本文所述構造、方法、裝置、裝置元件、材料、程序及技術相等價之形式。每當揭示一範圍時，皆旨在囊括所有子範圍及各個單獨值，彷佛其在本文中單獨提到一般。本發明並不受限於本文所揭示之實施例，包括在附圖中所示及在說明書中所例示之任何實施例，該等實施例僅係以舉例或例示方式而非限定方法給出。本發明的範疇僅受下文申請專利範圍限定。
100．．．矽晶圓
110．．．溝道
120．．．外表面
130．．．間距
135．．．深度
140．．．熱氧化物層
150．．．遮罩
160．．．被遮罩區域
170．．．未被遮罩區域
175．．．虛線
200．．．可印刷半導體條帶
290．．．可印刷半導體結構
300．．．可印刷半導體元件
310．．．橋接元件
320．．．母晶圓
330．．．長度
340．．．縱軸
350．．．寬度
360．．．長度
370．．．寬度
400．．．端部
圖1A提供一示意性剖視圖，其例示用於自一具有一(111)定向之成塊矽晶圓製造包含單晶矽條帶之可印刷半導體元件之本發明實例性方法。圖1B提供一流程圖，其闡述在用於自成塊矽晶圓產生可印刷半導體元件之本發明方法中之各處理步驟。
圖1C提供一示意性的處理剖視圖，其例示其中對凹陷特徵之側表面實施局部而非完全遮罩之製造方法。圖1D提供一示意性的處理剖視圖，其例示其中對凹陷特徵之側表面實施完全遮罩之製造方法。
圖1E提供位於Si(111)中之凹陷特徵之影像，其具有一未經側表面改善而產生之溝槽組態；圖1E中所示凹陷特徵係藉由相移光刻法、金屬剝離及反應性離子蝕刻、以及隨後移除金屬蝕刻遮罩來界定而成。圖1F提供Si(111)中之凹陷特徵之影像，其具有一藉由側表面改善而產生之溝槽組態。
圖2A及2B提供包含一可印刷半導體元件及兩個橋接元件之本發明可印刷半導體結構之示意性俯視平面視圖。在圖2A中所示結構中，各橋接元件相互遠離定位，而在圖2B所示結構中，各橋接元件相互靠近定位。
圖2C及2D提供用於將一可印刷半導體元件連接至一母晶圓之橋接元件之影像。
圖3(A)示意性地例示用於使用與歐姆條帶相整合之轉印印刷GaAs導線在塑膠上製造電晶體、二極體及邏輯電路之製程，該等GaAs導線係自一單晶矽GaAs晶圓製備而成。(B)一其端部連接至母晶圓之GaAs導線(帶有歐姆條帶)陣列之SEM影像。箭頭所示之局部導線位於排成陣列之導線下面，此表明GaAs導線與成塊晶圓相分離。插圖表示一獨立之單獨導線，其清晰地顯示其三角形截面。(C)一溝道長度為50 μm且閘極長度為5 μm之單獨MESFET之SEM影像，該MESFET係藉由將圖(B)中所示之GaAs導線陣列轉印印刷至一PET基板上而形成。(D)一位於PET薄片上之Ti/n－GaAs蕭特基(Schottky)二極體之光學顯微照片。插圖顯示其中一個電極銲墊連接該等導線一端上之歐姆條帶，而另一電極(150 nm的Ti/150 nm的Au)銲墊則直接連接至GaAs導線以形成蕭特基接點。(E，F)在一平整表面(E)或在一白色標記彎曲軸上(F)安裝有各種邏輯閘及單獨MESFET之PET基板之光學影像。
圖4位於PU/PET基板上的閘極長度為5 μm且具有不同溝道長度之GaAs導線MESFET之特徵：(A，B)50 μm及(C)25 μm。(A)圖3C所示電晶體在不同閘極電壓(VG S )情況下之電流－電壓(即ID S －VD S )曲線。自上至下，VG S 以0.5 V之步長自0.5 V減小至－3.0 V。(B)同一電晶體在VD S ＝4V之飽和區域中之轉印曲線。該插圖顯示轉印曲線之導數，其表明跨導對閘極電壓之相依性。(C)一溝道長度為25 μm之電晶體在不同VG S 下之源極－汲極電流。自上至下，VG S 以0.5 V之步長自0.5降低至－5.0 V。(D)已製成之Au/Ti－GaAs蕭特基二極體之I－V特性，其表現出良好之整流能力。
圖5一反轉器之電路圖(A)、光學影像(B)、及輸出－輸入特性(C)。所有MESFET之閘極長度皆為5 μm。Vd d 被相對於地偏壓至5 V。
圖6以下不同邏輯閘之電路圖、光學影像及輸出－輸入特性：(A，B，C)NOR閘；(D，E，F)NAND閘。所有MESFET之閘極長度皆為5 μm。比例尺代表100 μm。Vd d 被相對於地偏壓至5 V。NOR及NAND閘之邏輯「0」及「1」輸入信號分別由－5及2 V來驅動。NOR閘之邏輯「0」及「1」輸出分別係1.58－1.67 V及4.1 V。NAND閘之邏輯「0」及「1」輸出分別係2.90 V及4.83－4.98 V。
圖7(A)PU/PET基板上一溝道長度為50 μm且閘極長度為2 μm之單獨GaAs導線MESFET之SEM影像，其顯示每一電晶體皆由十個對齊之GaAs導線形成。(B)一在(A)中所示之電晶體之電流－電壓(即I DS －V DS )曲線。自上至下，V GS 以0.5 V之步長自0.5 V降低至－3.0 V。該插圖顯示該電晶體在V DS ＝4 V飽和區域中之轉印曲線。
圖8(A，B)具有以下不同閘極長度之GaAs導線MESFET之RF響應之實驗結果(藍色)及模擬結果(紅色)：2 μm(A)及5 μm(B)。該等量測係以插圖(A)中所示之探測組態來實施。(C)f T 對閘極長度之相依性。不同符號代表對不同裝置之量測，其中虛線對應於模擬結果。
圖9位於PU/PET基板上之高速GaAs導線MESFET(閘極長度為2 μm)之機械撓性之特徵。(A)量測機構之光學影像。表面應變(正值及負值分別對應於拉應變及壓應變)對(B)在V DS ＝4V及VG S ＝0 V下經由源極流至汲極之飽和電流之影響；及對(C)VD S ＝4 V飽和區域中ON/OFF電流比率之影響。
圖10單晶矽條帶製造之示意性流程圖。(A)以SF6 電漿在一(111)Si表面中蝕刻溝槽。(B)藉由Ti/Au層之熱氧化及斜角蒸發來使側表面鈍化。(C)最後，以熱的KOH/IPA/H2 O溶液來底切該等Si條帶。(D)受到局部底切之條帶之剖視SEM影像。(E)已釋脫之撓性條帶。
圖11藉由各向異性濕蝕刻底切而產生之微結構化矽之原子力顯微圖。(A)位於一PDMS印模上的暴露出底面之條帶之AFM高度影像。各條帶在其邊緣處量測約為115至130 nm厚，且在中間處向下彎曲。(B)一550 nm厚條帶之底面之AFM影像，其表現出藉由KOH/IPA/H2 O底切所引入之奈米規模之粗糙度。
圖12用於將微結構化矽自一「施主」晶圓轉印至一塑膠基板之示意性流程。(A)使一PDMS印模層壓至一在晶圓上錨固有經底切條帶之晶片上。(B)使條帶結合至該印模上並可藉由剝離該印模而自晶圓上移走條帶。(C)然後將條帶自印模上印刷至一塑膠基板上。(D)錨固至施主晶圓之接近完全受到底切之條帶之SEM影像。(E)自施主晶圓上移開並黏固至印模上之條帶之光學顯微照片。(F)一容納由所轉印矽條帶製成之TFT之撓性塑膠「晶片」之照片。
圖13一位於PET/ITO基板上、L＝100 μm、W＝100 μm、線性遷移率為360 cm2 V－ 1 s－ 1 、飽和遷移率為100 cm2 V－ 1 s－ 1 之單晶矽底部閘極電晶體之電氣特徵，(A)轉印特性(VD＝0.1 V)，其以一裝置之俯視插圖來顯示~4000之開/關比率。(B)電流－電壓(I－V)特性。
圖14(A)用於製造高電子遷移率電晶體(HEMT，在AlGaN與GaN介面之間形成有兩維電子氣體(2 DEG))之異質結構GaN晶圓之示意圖；(B)位於塑膠基板上之HEMT幾何形狀之示意圖；(C)在Ws－GaN條帶之端部處由兩個「窄橋」支撐之Ws－GaN設計。使用智慧各向異性蝕刻定向來製作自立式Ws－GaN元件。
圖15用於在塑膠基板上製造Ws－GaN HEMT之步驟之示意圖。
圖16在對下伏的Si實施TMAH濕蝕刻之前之GaN。(B)在TMAH蝕刻之後之自立式GaN條帶。應注意Si犧牲層中受蝕刻區域與未受蝕刻區域之間的顏色差別。(C－D)對下伏的Si實施TMAH各向異性蝕刻之中間步驟之SEM影像。(E)一藉由凡得瓦爾力而蘸有μs－GaN物體之PDMS厚片之SEM影像。(F)轉印至塗佈有PU之PET上之μs－GaN之SEM影像。為易於查看，人為地對金屬及聚合物區域加上顏色。
圖17自塑膠基板上之Ws－GaN形成之高效能HEMT。(A－B)實際撓性Ws－GaN裝置之光學顯微照片。裝置幾何形狀之剖視示意圖顯示於圖14B中。(C)基於Ws－GaN之HEMT在(Vg＝－4 V至1 V)閘極電壓範圍內之I－V曲線。該裝置之溝道長度、溝道寬度及閘極寬度分別為20 Wm、170 Wm及5 Wm。(D)在恆定之源極－汲極電壓(Vd s ＝2V下量測之轉印特性，其顯示跨導為1.5 mS。
圖18(A)實際彎曲平臺及塑膠裝置之光學影像。(B)在不同彎曲半徑(及其對應應變)下所獲得之轉印曲線。(C)當以最大彎曲半徑(橙色)進行彎曲及在彎曲循環之後平整化(藍色)時之I－V曲線。
圖19提供一示意性流程圖，其例示一種用於製造多層式可印刷半導體元件陣列之本發明方法。
圖20提供Si(111)之斜角視圖(A，C，E，G)形式及剖視圖(B，D，F，H)形式之SEM影像：(A及B)係在STS－ICPRIE及BOE蝕刻之後，(C及D)係在對側表面實施金屬保護之後，(E至H)係在實施2分鐘(E及F)及5分鐘(G及H)之KOH蝕刻並隨後實施金屬清理之後。
圖21提供(A)一由四層式Si(111)條帶形成之大規模對準陣列之照片。(A)中所示四層式Si(111)之(B及C)俯視圖及(D及E)斜角視圖。
圖22提供已釋脫之撓性Si(111)條帶之(A)照片和(B及C)OM影像。(D至F)在(A)中所示條帶之SEM影像。
圖23提供(A)轉印至PDMS基板上之對準之Si(111)條帶之光學影像。(B)來自(A)中所示陣列之四個條帶之AFM影像。一撓性聚酯薄膜之照片，該聚酯薄膜用於容納從單個Si晶片實施四次轉印循環所得到之四個Si(111)陣列圖案。
100．．．矽晶圓
110．．．溝道
120．．．外表面
130．．．間距
135．．．深度
140．．．熱氧化物層
150．．．遮罩
160．．．被遮罩區域
170．．．未被遮罩區域
175．．．虛線
200．．．可印刷半導體條帶

Claims (20)

  1. 一種用於製造一可印刷半導體元件之方法，該方法包括如下步驟：提供一具有一(111)定向且具有一外表面之矽晶圓；在該矽晶圓之該外表面上產生複數個凹陷特徵，其中該等凹陷特徵中之每一個皆包含曝露之矽晶圓的一底表面及若干側表面；遮罩該等凹陷特徵之該等側表面之至少一部分；及在該等凹陷特徵之間實施蝕刻，其中蝕刻沿該矽晶圓之<110>方向進行，藉以製成該可印刷半導體元件。
  2. 如請求項1之方法，其中蝕刻沿該矽晶圓之該等<110>方向進行之速率快於沿該矽晶圓之<111>方向進行之速率，或其中蝕刻並未沿該矽晶圓之<111>方向進行。
  3. 如請求項1之方法，其中在該等凹陷特徵之間實施蝕刻之該步驟沿該矽晶圓之該等<110>方向在各毗鄰之凹陷特徵之間繼續進行，藉以至少部分地底切位於該等毗鄰之凹陷特徵之間的該可印刷半導體元件。
  4. 如請求項1之方法，其中該等凹陷特徵包括相互分離之第一溝道及第二溝道，其中在該等凹陷特徵之間實施蝕刻之該步驟沿該矽晶圓之該等<110>方向自該第一溝道進行至該第二溝道，藉以自該矽晶圓底切該可印刷半導體元件中介於該第一溝道與該第二溝道之間的至少一部分。
  5. 如請求項1之方法，其進一步包括如下步驟：在該外表 面上產生一個或多個凹陷特徵之該步驟之後，在該矽晶圓之該外表面上生長一熱氧化物層。
  6. 如請求項1之方法，其進一步包括如下步驟：自該矽晶圓釋脫該可印刷半導體元件。
  7. 如請求項1之方法，其中該矽晶圓係一成塊矽晶圓。
  8. 一種可印刷半導體結構，其包括一可印刷半導體元件；及一第一橋接元件，其連接至該可印刷半導體元件及連接至一母晶圓，其中自該母晶圓至少部分地底切該可印刷半導體元件及該第一橋接元件；其中該第一橋接元件連接至該可印刷半導體元件之小於一第一端之整個寬度或橫截面積；其中使該可印刷半導體元件接觸一轉印裝置能夠使該第一橋接元件破裂，藉以使該可印刷半導體元件自該母晶圓釋脫。
  9. 如請求項8之可印刷半導體結構，其中該轉印裝置係一彈性印模。
  10. 如請求項8之可印刷半導體結構，其中自該母晶圓完全底切該可印刷半導體元件及該第一橋接元件。
  11. 如請求項8之可印刷半導體結構，其中該第一橋接元件、該可印刷半導體元件及該母晶圓構成一單式半導體結構。
  12. 如請求項8之可印刷半導體結構，其中該可印刷半導體元件具有一第一平均寬度，且該第一橋接元件具有一第二平均寬度，該第二平均寬度較該第一平均寬度小至少 1.5倍。
  13. 如請求項8之可印刷半導體結構，其進一步包括一自該母晶圓至少部分地底切之第二橋接元件，該第二橋接元件連接至該可印刷半導體元件及連接至該母晶圓，且其中使該可印刷半導體元件接觸一轉印裝置能夠使該第二橋接元件破裂。
  14. 如請求項13之可印刷半導體結構，其中該可印刷半導體元件包括一沿一主縱向軸線延伸一長度之半導體條帶，該長度終止於一第一端及一第二端處，其中該第一橋接元件連接至該第一端，且該第二橋接元件連接至該第二端。
  15. 如請求項14之可印刷半導體結構，其中該第一橋接元件、該第二橋接元件、該可印刷半導體條帶及該母晶圓係一單塊式半導體結構。
  16. 如請求項14之可印刷半導體結構，其中該第一端具有一第一橫截面積，且該第二端具有一第二橫截面積，其中該第一橋接元件連接至該第一端之該第一橫截面積之小於50%且其中該第二橋接元件連接至該第二端之該第二橫截面積之小於50%。
  17. 如請求項13之可印刷半導體結構，其中該第一與該第二橋接元件具有選自約100奈米至約1000微米範圍內之平均寬度、選自約1奈米至約1000微米範圍內之平均厚度及選自約100奈米至約1000微米範圍內之平均長度。
  18. 一種用於將一可印刷半導體元件轉印至一轉印裝置之方 法，該方法包括如下步驟：提供一包含一可印刷半導體元件之可印刷半導體結構；及連接至該可印刷半導體元件及連接至一母晶圓之至少一個橋接元件，其中自該母晶圓至少部分地底切該可印刷半導體元件及該橋接元件；其中該第一橋接元件連接至該可印刷半導體元件之小於一第一端之整個寬度或橫截面積；使該可印刷半導體元件接觸一具有一接觸表面之轉印裝置，其中該接觸表面與該可印刷半導體元件之間的接觸使該可印刷半導體元件結合至該接觸表面上；及以一會使該橋接元件破裂之方式移動該轉印裝置，藉以將該可印刷半導體元件自該母晶圓轉印至該轉印裝置上。
  19. 如請求項18之方法，其中該轉印裝置係一敷形轉印裝置，其中在該敷形轉印裝置之接觸表面與該可印刷半導體元件之一外表面之間形成敷形接觸。
  20. 一種用於將一可印刷半導體元件組合於一基板之一接收表面上之方法，該方法包括如下步驟：提供一可印刷半導體元件；及一連接至該可印刷半導體元件及連接至一母晶圓之第一橋接元件，其中自該母晶圓至少部分地底切該可印刷半導體元件及該第一橋接元件；其中該第一橋接元件連接至該可印刷半導體元件之小於一第一端之整個寬度或橫截面積；使該可印刷半導體元件接觸一具有一接觸表面之敷形 轉印裝置，其中該接觸表面與該可印刷半導體元件之間的接觸使該可印刷半導體元件結合至該接觸表面上；以一使該第一橋接元件破裂之方式移動該敷形轉印裝置，藉以將該可印刷半導體元件自該母晶圓轉印至該敷形轉印裝置上，藉以形成上面帶有該可印刷半導體元件之該接觸表面；使置於該接觸表面上之該可印刷半導體元件接觸該基板之該接收表面；及使該敷形轉印裝置之該接觸表面與該可印刷半導體元件分離，其中該可印刷半導體元件被轉印至該接收表面上，藉以將該可印刷半導體元件組合於該基板之該接收表面上。
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