TWI511186B - 影像感測器中部分嵌入式通道轉移裝置 - Google Patents

影像感測器中部分嵌入式通道轉移裝置 Download PDF

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TWI511186B
TWI511186B TW102125811A TW102125811A TWI511186B TW I511186 B TWI511186 B TW I511186B TW 102125811 A TW102125811 A TW 102125811A TW 102125811 A TW102125811 A TW 102125811A TW I511186 B TWI511186 B TW I511186B
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戴幸志
杜立 毛
傅振宏
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Description

影像感測器中部分嵌入式通道轉移裝置
本發明一般而言係關於光學器件，且特定而言(但非排他地)係關於影像感測器。
影像感測器廣泛地用於數位相機、蜂巢式電話、保全攝影機中以及醫療、汽車及其他應用中。使用互補金屬氧化物半導體(「CMOS」)技術來在矽基板上製造較低成本之影像感測器。在大量影像感測器中，影像感測器通常包含數百個、數千個或甚至數百萬個光感測器單元或像素。一典型個別像素包含一微透鏡、一濾光器、一光敏元件、一浮動擴散區域及用於自該光敏元件讀出一信號之一或多個電晶體。典型像素中所包含之電晶體中之一者通常稱為一轉移電晶體，該轉移電晶體包含安置於光敏元件與浮動擴散部之間的一轉移閘極。該轉移閘極安置於一閘極氧化物上。光敏元件、浮動擴散區域及閘極氧化物安置於一基板上。
在一典型像素之操作期間，當將一偏壓電壓施加至轉移閘極時可在該轉移閘極下方形成一導電通道區域，以使得一影像電荷自光敏元件轉移至浮動擴散區域。然而，習用像素通常遭受影像滯後、模糊及製造挑戰。
影像滯後可由習用轉移電晶體不能自光敏元件移除所有信號以 使得在像素之連續讀取期間一殘留信號仍保留而產生。保留於光敏元件中之此殘餘資訊通常稱為影像滯後、殘留影像、重影或圖框間滯留。
模糊可由致使光生過剩電荷載子溢出至毗鄰光敏元件中之一影像之高強度部分而產生。在一轉移電晶體之一種設計中，如在一標準NMOS電晶體中，一N摻雜多晶矽閘極電極控制一表面通道電晶體。在此設計中，電晶體之臨限電壓係低的，且在一積分週期期間通常需要施加一負閘極偏壓，且需要一大的閘極電壓擺幅來最小化影像滯後。在此情形中，模糊可產生且模糊可限制成像感測器之動態範圍且可限制成像感測器之商業應用之類型。
習用像素中之製造挑戰可起源於光敏元件相對於轉移閘極之位置敏感放置。放置之敏感性質可導致各部分中之增加之缺陷及增加之製造成本。
100‧‧‧影像像素/像素
105‧‧‧光
110‧‧‧P型釘紮層
115‧‧‧光敏元件
120‧‧‧轉移閘極
130‧‧‧浮動擴散區域
132‧‧‧P型井
135‧‧‧基板
140‧‧‧微透鏡
145‧‧‧彩色濾光器
150‧‧‧頸部區
200‧‧‧成像系統
205‧‧‧像素陣列
210‧‧‧讀出電路
215‧‧‧功能邏輯
220‧‧‧控制電路
300‧‧‧像素電路
400‧‧‧影像像素
405‧‧‧P釘紮層
410‧‧‧光敏元件/N型摻雜之光敏元件
415‧‧‧浮動擴散區域
420‧‧‧基板層
425‧‧‧轉移裝置/轉移閘極
430‧‧‧VTX
435‧‧‧經摻雜井/井
440‧‧‧共同閘極電極/閘極電極/N型閘極/閘極
450‧‧‧嵌入式通道摻雜劑區域/N型嵌入式通道區域/嵌入式通道區域
455‧‧‧表面通道摻雜劑區域/表面通道區域/P型表面通道區域
460‧‧‧嵌入式通道
465‧‧‧表面通道
470‧‧‧閘極絕緣層
A-A’‧‧‧線
C1、C2、...、Cx‧‧‧行
FD‧‧‧浮動擴散/浮動擴散節點/浮動擴散部
P1、P2、...、Pn‧‧‧像素
Pa‧‧‧像素
Pb‧‧‧像素
PD‧‧‧光電二極體
R1、R2、...、Ry‧‧‧列
RST‧‧‧重設信號
SEL‧‧‧選擇信號
SF‧‧‧源極隨耦器
T1‧‧‧轉移電晶體
T2‧‧‧重設電晶體
T3‧‧‧源極隨耦器電晶體
T4‧‧‧選擇電晶體
TX‧‧‧轉移信號
VDD‧‧‧電力軌道
參考以下各圖闡述本發明之非限制性及非窮盡性實施例，其中除非另有規定，否則貫穿各個視圖相似參考編號指代相似部件。
圖1係包含一習用轉移閘極結構及一習用光敏元件結構之一習用影像感測器像素之一剖面圖。
圖2係圖解說明根據本發明之一實施例之一影像感測器之一功能方塊圖。
圖3係圖解說明根據本發明之一實施例之一影像感測器內之兩個影像感測器像素之樣本像素電路之一電路圖。
圖4A係沿圖4B之A-A’線之一剖面圖，其圖解說明根據本發明之一實施例之包含一轉移裝置之一影像感測器像素之一部分。
圖4B係根據本發明之一實施例之一光敏元件、一轉移閘極及一浮動擴散區域之結構之一俯視圖。
圖5係圖解說明根據本發明之一實施例之電子與結構之相對能階之間的一關係之一圖表。
圖6係圖解說明根據本發明之一實施例之用於製造一轉移裝置之一程序之一流程圖。
本文中闡述具有一部分嵌入式通道轉移閘極之一影像感測器之一設備、系統及製造方法之實施例。在以下說明中，陳述眾多特定細節以提供對實施例之一透徹理解。然而，熟習相關技術者將認識到，可在不具有該等特定細節中之一或多者之情況下或者藉助其他方法、組件、材料等實踐本文中所闡述之技術。在其他例項中，未詳細展示或闡述眾所周知之結構、材料或操作以避免模糊特定態樣。
本說明書通篇中對「一項實施例」或「一實施例」之提及意指與該實施例一起闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，在本說明書通篇中各個地方中短語「在一項實施例中」或「在一實施例中」之出現未必全部指代同一實施例。此外，可以任何適合方式將該等特定特徵、結構或特性組合於一或多個實施例中。
圖1係包含一習用轉移閘極結構及一習用光敏元件結構之一習用影像感測器像素之一剖面圖。一影像像素100包含接收入射於影像像素100上之光105之一光敏元件115。為實施一彩色像素，影像像素100進一步包含安置於一微透鏡140下方之一彩色濾光器145。微透鏡140幫助將光105聚焦至光敏元件115上。一般而言，一影像感測器包含在一較大基板中(亦即，延伸超過如所展示之基板135)配置成一個二維列及行陣列之諸多影像像素100。影像像素100進一步包含安置於基板135上之一浮動擴散(「FD」)區域130及光敏元件115(例如，光電二極體)。基板135可包含在一基板上生長之一磊晶層。轉移閘極120安置 於光敏元件115與FD區域130之間且用以將自光敏元件115輸出之信號轉移至FD區域130。FD區域130由形成於基板135中之P型井132環繞。當將一臨限閘極電壓(亦即，偏壓電壓)施加至轉移閘極120時，可在基板135中轉移閘極120下方及閘極絕緣層125下方形成一導電通道(未圖解說明)。一P型釘紮層110可安置於光敏元件115上方。頸部區150係包含P型釘紮層110、光敏元件115、轉移閘極120與基板135之相交點之一區域。
像素100如下操作。在一積分週期(亦稱為一曝光或累積週期)期間，光105入射於光敏元件115上。光敏元件115回應於入射光而產生一電信號(光生電荷)。該電信號保持於光敏元件115中。在此階段處，轉移閘極120可關斷。當轉移閘極120上之偏壓電壓未達到其臨限電壓時，轉移閘極120關斷，且光敏元件115與FD區域130之間的基板對電子流具抵抗性。
在積分週期之後，接通轉移閘極120以自光敏元件115讀出信號。舉例而言，將一正偏壓電壓施加至轉移閘極120，且當轉移閘極120上之偏壓電壓增加時，轉移閘極120下面靠近浮動擴散區域130之基板首先變為導電。轉移閘極120下面的在將一偏壓電壓施加至轉移閘極120時變為導電的基板稱作通道區域(未圖解說明)。隨著接近臨限電壓，該通道區域繼續朝向光敏元件115逐漸變為導電。當滿足臨限電壓時，該通道區域導電，從而允許電荷載子在光敏元件115與FD區域130之間流動，因此將由光敏元件115保持之電信號轉移至FD區域130。在已將光敏元件115中之電信號轉移至浮動擴散區域130之後，關斷轉移閘極120以待下一積分週期。
圖2係圖解說明根據本發明之一實施例之一成像系統200之一方塊圖。成像系統200之所圖解說明實施例包含一像素陣列205、讀出電路210、功能邏輯215及控制電路220。
像素陣列205係一個二維(「2D」)成像感測器或像素(例如，像素P1、P2、...、Pn)陣列。在一項實施例中，每一像素係一互補金屬氧化物半導體(「CMOS」)成像像素。如所圖解說明，每一像素配置成一列(例如，列R1至Ry)及一行(例如，行C1至Cx)以獲取一人員、地點或物件之影像資料，然後可使用該影像資料來再現該人員、地點或物件之一2D影像。
在每一像素已獲取其影像資料或影像電荷之後，該影像資料由讀出電路210讀出且轉移至功能邏輯215。讀出電路210可包含放大電路、類比轉數位(「ADC」)轉換電路或其他。功能邏輯215可僅儲存該影像資料或甚至藉由應用後影像效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一項實施例中，讀出電路210可沿讀出行線一次讀出一列影像資料(所圖解說明)或可使用各種其他技術(未圖解說明)讀出影像資料，諸如一串列讀出或所有像素之一同時全並行讀出。控制電路220耦合至像素陣列205以控制像素陣列205之操作特性。舉例而言，控制電路220可產生用於控制影像獲取之一快門信號。
圖3係圖解說明根據本發明之一實施例之一成像陣列內之兩個四電晶體(「4T」)像素之像素電路300之一電路圖。像素電路300係用於實施圖2之像素陣列205內之每一像素之一個可能像素電路架構。然而，應瞭解，本發明之實施例並不限於4T像素架構；而是，受益於本發明之熟習此項技術者將理解，本發明教示亦適用於3T設計、5T設計及各種其他像素架構。
在圖3中，像素Pa及Pb配置成兩列及一行。每一像素電路300之所圖解說明實施例包含一光電二極體PD、一轉移電晶體T1、一重設電晶體T2、一源極隨耦器(「SF」)電晶體T3、一選擇電晶體T4及一儲存電容器C1。在操作期間，轉移電晶體T1接收一轉移信號TX，轉移 信號TX將在光電二極體PD中累積之電荷轉移至一浮動擴散節點FD。在一項實施例中，浮動擴散節點FD可耦合至用於暫時儲存影像電荷之一儲存電容器。
重設電晶體T2耦合於一電力軌道VDD與浮動擴散節點FD之間以在一重設信號RST之控制下對像素進行重設(例如，將FD及PD放電或充電至一預設定電壓)。浮動擴散節點FD經耦合以控制SF電晶體T3之閘極。SF電晶體T3耦合於電力軌道VDD與選擇電晶體T4之間。SF電晶體T3操作為提供至浮動擴散部FD之一高阻抗連接之一源極隨耦器。最後，選擇電晶體T4在一選擇信號SEL之控制下將像素電路300之輸出選擇性地耦合至讀出行線。在一項實施例中，TX信號、RST信號及SEL信號由控制電路220產生。
圖4A及圖4B圖解說明根據本發明之一實施例之包含一轉移裝置425之影像像素400之一部分。圖4B係影像像素400之一俯視圖且圖4A係沿圖4B之A-A’線之一剖面圖。圖4A之影像像素400係像素陣列205內之像素P1至Pn之一個可能實施方案。影像像素400之所圖解說明實施例包含一P釘紮層405、一光敏元件410、一浮動擴散區域415、一經摻雜井435、一基板層420及轉移裝置425。光敏元件410、經摻雜井435及浮動擴散區域415安置於基板層420內。P釘紮層405安置於光敏元件410上方。轉移裝置425安置於光敏元件410與浮動擴散區域415之間。
轉移裝置425之所圖解說明實施例包含一共同閘極電極440、一嵌入式通道摻雜劑區域450、一表面通道摻雜劑區域455及一閘極絕緣層470。可將一VTX 430施加至共同閘極電極440以用於啟動轉移裝置425。在所圖解說明之實施例中，閘極電極440除安置於表面通道摻雜劑區域455上方(形成一表面通道裝置)之外亦安置於嵌入式通道摻雜劑區域450上方(形成一嵌入式通道裝置)。該嵌入式通道裝置及該表 面通道裝置串聯耦合於光敏元件410與浮動擴散區域415之間。嵌入式通道摻雜劑區域450可在共同閘極電極440下方對準，且嵌入式通道摻雜劑區域450之右邊緣可與共同閘極電極440之右邊緣齊平。表面通道摻雜劑區域455可在共同閘極電極440下方且表面通道區域455之左邊緣可鄰接光敏元件410之右邊緣。
VTX 430可達到轉移裝置425之一臨限電壓，從而接通轉移裝置425。當接通轉移裝置425時，嵌入式通道460與一表面通道465串聯形成，從而允許電荷載子在光敏元件410與浮動擴散區域415之間流動。嵌入式通道460及表面通道465共同構成轉移裝置425之通道。在一項實施例中，轉移裝置425可經組態以接收-1.2伏特之一VTX 430以使轉移裝置425保持關斷。
在所圖解說明之實施例中，光敏元件410及浮動擴散區域415係N型摻雜的，而井435與光敏元件410及浮動擴散區域415之N型摻雜劑係相反地(P型)摻雜的。嵌入式通道摻雜劑區域450經摻雜為N型。在所圖解說明之實施例中，表面通道摻雜劑區域455係P型摻雜的。在替代實施例中，表面通道區域455可經摻雜為N型或根本不經摻雜。熟習此項技術者將理解，在替代實施例中，可反轉所圖解說明實施例中之摻雜極性。
在所圖解說明之實施例中，嵌入式通道摻雜劑區域450及光敏元件410兩者皆係N型摻雜的，而表面通道摻雜劑區域455係P型摻雜的，從而使得來自光電二極體之電子之轉移更受控制，此乃因存在轉移電子之一輕微能量障壁。嵌入式通道摻雜劑區域450可意指轉移裝置425稱為一部分嵌入式通道轉移閘極。表面通道摻雜劑區域455之長度由嵌入式通道摻雜劑區域450之存在限制且致使障壁有效性之一減小。在曝光週期期間(轉移裝置425關斷)，由N型摻雜之光敏元件410累積之電荷可保持於光敏元件410內，除非其幾乎為全容量或接近全 容量。在一項實例中，進入表面通道摻雜劑區域455之電子可「穿通」至嵌入式通道摻雜劑區域450及浮動擴散區域415。所圖解說明實施例之此特徵促使來自光敏元件410之電荷載子溢出至浮動擴散區域415中而非流動至一鄰近像素之一光敏元件而引起模糊。藉由調整嵌入式通道摻雜劑區域450與表面通道區域455之長度之間的比率，可調諧模糊臨限值。舉例而言，當表面通道區域455縮短時，對過剩電荷溢出至浮動擴散區域415中之障壁減小，藉此進一步抑制模糊。
在所圖解說明之實施例中，嵌入式通道摻雜劑區域450與基板係相反地摻雜的。因此，當接通轉移裝置425時，電荷載子在表面下面(意指在閘極絕緣層470與嵌入式通道摻雜劑區域450之相交點下面)被推動。嵌入式通道460圖解說明在表面下面流動之電荷載子。在表面下面流動之電荷載子可將較少雜訊引入至一電信號中，此乃因該等電荷載子不會遇到閘極絕緣層(例如，氧化矽)與嵌入式通道摻雜劑區域(例如，N型摻雜之矽)之間的不均勻性。
圖5係圖解說明根據本發明之一實施例之電子與結構之相對能階之間的一關係之一圖表。圖5圖解說明一電子可在影像像素400中經歷之相對能階。在該圖表上，表面通道摻雜劑區域455具有最高能階；嵌入式通道摻雜劑區域450具有第二高能階；光敏元件410具有第三高能階；浮動擴散區域415具有最低相對能階。當電子在表面通道摻雜劑區域455中時，圖4A中所圖解說明之結構之能階促使電子朝向浮動擴散區域415流動，而不論轉移閘極425是接通還是關斷。當轉移閘極關斷時，與P型表面通道區域455及N型嵌入式通道區域450組合之N型閘極440致使自光敏元件410溢流之電子朝向浮動擴散區域415流動。當接通轉移閘極時，儘管表面通道裝置具有比嵌入式通道裝置低之一臨限電壓，但仍大多維持圖5中之相對能階。結果係在轉移裝置425下方產生之任何暗電流可能朝向浮動擴散區域415漂移。此特徵防止白 色像素形成，且藉由在一轉移事件之後阻止電子被向回發送至光敏元件410而減小影像滯後。
圖6係圖解說明根據本發明之一實施例之用於製造一轉移裝置之一程序之一流程圖。程序600係如何製作影像像素400之轉移裝置425之一項實例。程序方塊中之某些或所有程序方塊在每一程序中出現之次序不應視為限制性。而是，受益於本發明之熟習此項技術者將理解，可以未圖解說明之各種次序或甚至並行執行程序方塊中之某些程序方塊。
在程序方塊605中，在一現有結構上形成一嵌入式通道裝置遮罩。在現有結構上圖案化該嵌入式通道裝置遮罩以隔離該嵌入式通道裝置將駐留之一區域。一現有結構之一實例可係P釘紮層405、光敏元件410、浮動擴散區域415、基板層420、閘極440、嵌入式通道摻雜劑區域450及表面通道區域455之一組合。然而，在程序方塊605處，閘極440、嵌入式通道摻雜劑區域450及表面通道區域455可能尚未含有圖4A中所圖解說明之摻雜。舉例而言，在程序方塊605處，嵌入式通道摻雜劑區域450及表面通道摻雜劑區域455在「磊晶」層中將被輕摻雜為P型。
在程序方塊610處，可使用高能量離子植入在嵌入式通道摻雜劑區域450中植入一N型摻雜劑(例如，砷或磷)。用以植入磷之能階可係150千電子伏特(keV)。磷之摻雜劑植入劑量可係1×1012 cm-2 。在一項實施例中，N型摻雜劑在嵌入式通道區域450中之深度係10nm至30nm。高能量離子束在其通往植入嵌入式通道摻雜劑區域450之道路上穿過閘極440。在程序方塊615中，移除嵌入式通道裝置遮罩。在程序方塊620中，形成一表面通道裝置遮罩。在程序方塊625中，在表面通道區域455中形成一表面通道摻雜劑(圖4A中之所圖解說明實施例中之P型摻雜劑)。
包含發明摘要中所闡述之內容之本發明之所圖解說明實施例之以上說明並不意欲係窮盡性的或將本發明限制於所揭示之精確形式。儘管出於說明性目的而在本文中闡述本發明之特定實施例及實例，但如熟習相關技術者將認識到，可在本發明之範疇內做出各種修改。
可依據以上詳細說明對本發明做出此等修改。以下申請專利範圍中所使用之術語不應理解為將本發明限制於說明書中所揭示之特定實施例。而是，本發明之範疇將完全由以下申請專利範圍來判定，以下申請專利範圍將根據申請專利範圍解釋之確立原則來加以理解。
400‧‧‧影像像素
405‧‧‧P釘紮層
410‧‧‧光敏元件/N型摻雜之光敏元件
415‧‧‧浮動擴散區域
420‧‧‧基板層
425‧‧‧轉移裝置/轉移閘極
430‧‧‧VTX
435‧‧‧經摻雜井/井
440‧‧‧共同閘極電極/閘極電極/N型閘極/閘極
450‧‧‧嵌入式通道摻雜劑區域/N型嵌入式通道區域/嵌入式通道區域
455‧‧‧表面通道摻雜劑區域/表面通道區域/P型表面通道區域
460‧‧‧嵌入式通道
465‧‧‧表面通道
470‧‧‧閘極絕緣層

Claims (18)

  1. 一種影像感測器像素，其包括：一光敏元件，其安置於一基板層中以用於回應於光而累積一影像電荷；一浮動擴散(「FD」)區域，其安置於該基板層中以接收來自該光敏元件之該影像電荷；及一轉移裝置，其安置於該光敏元件與該FD區域之間以將該影像電荷自該光敏元件選擇性地轉移至該FD區域，該轉移裝置包含：一閘極，其安置於該光敏元件與該浮動擴散區域之間；一嵌入式通道摻雜劑區域，其毗鄰於該FD區域且在該閘極下方安置；及一表面通道區域，其安置於該嵌入式通道摻雜劑區域與該光敏元件之間且安置於該閘極下方，其中該嵌入式通道摻雜劑區域之一長度與該表面通道區域之一長度之一比率經調諧以在該光敏元件接近全容量且該轉移裝置關斷時允許電子自該光敏元件穿通至該嵌入式通道摻雜劑區域。
  2. 如請求項1之影像感測器像素，其進一步包括形成於該基板層中之一經摻雜井，其中該FD區域安置於該經摻雜井中，該經摻雜井在該FD區域下面延伸且在該FD區域與該表面通道區域之間延伸。
  3. 如請求項1之影像感測器像素，其中該嵌入式通道摻雜劑區域鄰接該FD區域。
  4. 如請求項1之影像感測器像素，其中該閘極及該嵌入式通道摻雜劑區域形成一嵌入式通道裝置，且其中該閘極及該表面通道區 域形成一表面通道裝置，其中該表面通道裝置具有比該嵌入式通道裝置低之一臨限電壓。
  5. 如請求項1之影像感測器像素，其中該光敏元件、該FD區域、該嵌入式通道摻雜劑區域及該閘極係N型摻雜的。
  6. 如請求項5之影像感測器像素，其中該表面通道區域係P型摻雜的。
  7. 如請求項1之影像感測器像素，其中該轉移裝置經組態而以一負電壓關斷。
  8. 如請求項1之影像感測器像素，其中該表面通道區域與該嵌入式通道區域串聯耦合於該光敏元件與該FD區域之間。
  9. 一種成像系統，其包括：一成像像素陣列；及讀出電路，其耦合至該成像像素陣列以自影像感測器像素中之每一者讀出影像資料，其中該成像像素陣列中之每一成像像素包含：一光敏元件，其安置於一基板層中以用於回應於光而累積一影像電荷；一浮動擴散(「FD」)區域，其安置於該基板層中以接收來自該光敏元件之該影像電荷；及一轉移裝置，其安置於該光敏元件與該FD區域之間以將該影像電荷自該光敏元件選擇性地轉移至該FD區域，該轉移裝置包含：一閘極，其安置於該光敏元件與該浮動擴散區域之間；一嵌入式通道摻雜劑區域，其毗鄰於該FD區域且在該閘極下方安置；及一表面通道區域，其安置於該嵌入式通道摻雜劑區域與 該光敏元件之間且安置於該閘極下方，其中該嵌入式通道摻雜劑區域之一長度與該表面通道區域之一長度之一比率經調諧以在該光敏元件接近全容量且該轉移裝置關斷時允許電子自該光敏元件穿通至該嵌入式通道摻雜劑區域。
  10. 如請求項9之成像系統，其進一步包括形成於該基板層中之一經摻雜井，其中該FD區域安置於該經摻雜井中，該經摻雜井在該FD區域下面延伸且在該FD區域與該表面通道區域之間延伸。
  11. 如請求項9之成像系統，其中該嵌入式通道摻雜劑區域鄰接該FD區域。
  12. 如請求項9之成像系統，其中該閘極及該嵌入式通道摻雜劑區域形成一嵌入式通道裝置，且其中該閘極及該表面通道區域形成一表面通道裝置，其中該嵌入式通道裝置具有比該表面通道裝置高之一臨限電壓。
  13. 如請求項9之成像系統，其中該光敏元件、該FD區域、該嵌入式通道摻雜劑區域及該閘極係N型摻雜的。
  14. 如請求項13之成像系統，其中該表面通道區域係P型摻雜的。
  15. 如請求項9之成像系統，其中該轉移裝置經組態而以一負電壓關斷。
  16. 如請求項9之成像系統，其中該表面通道區域與該嵌入式通道區域串聯耦合於該光敏元件與該FD區域之間。
  17. 一種影像感測器像素，其包括：一光敏元件，其安置於一基板層中以用於回應於光而累積一影像電荷；一浮動擴散(「FD」)區域，其安置於該基板層中以接收來自該光敏元件之該影像電荷；及一轉移裝置，其安置於該光敏元件與該FD區域之間以將該影 像電荷自該光敏元件選擇性地轉移至該FD區域，該轉移裝置包含：一閘極，其安置於該光敏元件與該浮動擴散區域之間；一嵌入式通道摻雜劑區域，其毗鄰於該FD區域且在該閘極下方安置，其中該嵌入式通道摻雜劑區域未延伸至該光敏元件；及一表面通道區域，其安置於該嵌入式通道摻雜劑區域與該光敏元件之間且安置於該閘極下方。
  18. 如請求項17之影像感測器像素，其中該表面通道區域自該光敏元件延伸至該嵌入式通道摻雜劑區域，及其中該嵌入式通道摻雜劑區域自該表面通道區域延伸至該FD區域。
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