TWI524181B - 記憶體管理裝置及記憶體管理方法 - Google Patents

記憶體管理裝置及記憶體管理方法 Download PDF

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Description

記憶體管理裝置及記憶體管理方法
本發明與記憶體之指令管理技術相關。
記憶體在許多電子產品中是不可或缺的重要元件。低功率雙倍資料率(low power double data rate 2/3,LPDDR2/3)記憶體具有耗電量低、可靠度高等優點，因此被廣泛應用於可攜式消費性電子產品。
LPDDR2/3記憶體具有十個指令/位址接腳(CA0~CA9)，用以接收外部控制電路下達的讀取、寫入、預先充電等指令以及與該等指令相關的位址。為了提升運作速度，LPDDR2/3記憶體被設計為在其時脈信號CK_t的升緣和降緣出現時都可自接腳CA0~CA9擷取信號。圖一(A)呈現LPDDR規範的指令對照表之局部。表格中的符號H代表高準位電壓，L代表低準位電壓，而X表示可忽略該電壓狀態。除了指令/位址接腳CA0~CA9，LPDDR2/3記憶體另有兩個傳遞控制信號的接腳：時脈致能(clock enable)接腳CKE、晶片選擇(chip select)接腳CS_N。以啟用(activate)指令為例，若時脈致能接腳CKE在時間點CK_t(n-1)與時間點CK_t(n)的信號狀態皆為H，且記憶體於時脈信號CK_t的升緣出現時，自晶片選擇接腳CS_N、指令/位址接腳CA0、CA1分別擷取到L、L、H，則記憶體會判定外部控制電路下達一啟用指令。同時，記憶體自指令/位址接腳CA2~CA9擷取到的是被指定啟用的記憶體區域之位址的一部份。隨後，當時脈信號CK_t的降緣出現時，記憶體可自指令/位址接腳CA0~CA9擷取到另一部份的位址資訊。
就無操作(no-operation,NOP)指令而言，若時脈致能接腳CKE在時間點CK_t(n-1)與時間點CK_t(n)的信號狀態皆為H，且記憶體於時脈信號CK_t的升緣出現時，自晶片選擇接腳CS_N擷取到H，則記憶體會判定外部控制電路下達一無操作指令。在這個情況下，記憶體可忽略同一時間自指令/位址接腳CA0~CA9擷取到的信號，亦可忽略隨後時脈信號CK_t之降緣出現時，指令/位址接腳CA0~CA9上的信號。
圖一(B)呈現LPDDR2/3記憶體之各接腳於現行實際運作時可能出現的時序圖範例。時脈信號CK_t為工作週期大致等於50%的週期性方波信號；假設其週期長度為T。於此範例中，外部控制電路透過指令/位址接腳CA0~CA9依序下達一無操作指令(NOP)、一啟用指令(Act)、一無操作指令(NOP)、一讀取指令(RD)，以及一較長的無操作指令(NOP)。由圖一(B)可看出，為了讓LPDDR2/3記憶體於時間點t3出現時脈信號CK_t升緣時可自指令/位址接腳CA0~CA9正確擷取到該啟用指令的第一部分，外部控制電路會在時間點t2、t3的中間點改變指令/位址接腳CA0~CA9的電壓狀態，令指令/位址接腳CA0~CA9上的信號在時間點t3之前完成轉態。隨後，在時間點t3、t4之間，外部控制電路會令指令/位址接腳CA0~CA9上的信號完成轉態，以供LPDDR2/3記憶體於時間點t4出現時脈信號CK_t降緣時可自指令/位址接腳CA0~CA9正確擷取到該啟用指令的第二部分。
相似地，為了讓LPDDR2/3記憶體於時間點t7出現時脈信號CK_t升緣時可自指令/位址接腳CA0~CA9正確擷取到該讀取指令的第一部分，外部控制電路會在時間點t6、t7的中間點改變指令/位址接腳CA0~CA9的電壓狀態，令指令/位址接腳CA0~CA9上的信號在時間點t7之前完成轉態。隨後，在時間點t7、t8之間，外部控制電路會令指令/位址接腳CA0~CA9上的信號完成轉態，以供LPDDR2/3記憶體於時間點t8出現時脈信號CK_t降緣時可自指令/位址接腳CA0~CA9正確擷取到該讀取指令的第二部分。
上述做法的缺點在於，每當出現新的指令，透過指令/位址 接腳CA0~CA9傳遞的信號中，可能有多個信號會於同一時間點轉態。舉例而言，在時間點t2、t3的中間點同時有九個信號轉態，在時間點t6、t7的中間點則是同時有十個信號轉態。多個同時轉態的信號可能會互相干擾，導致信號品質不佳。此外，多個同時轉態的信號可能會造成相當大的瞬間電流/電壓波動，或是造成轉態瞬間的高功率需求。
另一方面，由於LPDDR2/3記憶體在時脈信號CK_t的升緣和降緣都會擷取資料，其讀取結果的眼圖(eye diagram)展開程度相當有限，因而增加了誤判讀取結果的可能性。以圖一(B)中的指令/位址接腳CA2為例，其電壓在時間點t2、t3之間由低轉高，隨後又在時間點t3、t4之間由高轉低。若此信號的轉態時間因各種不理想因素稍有延遲/提前，或是收發兩端的時脈信號未理想同步，LPDDR2/3記憶體便可能會讀取到錯誤的電壓狀態，進而誤判外部控制電路下達的指令。
本發明提出一種新的記憶體管理裝置及記憶體管理方法。藉由在不影響LPDDR記憶體運作結果的情況下，適當提前或延後全部或部分指令/位址信號的轉態時間，根據本發明之控制裝置和控制方法可解決上述問題。
根據本發明之一具體實施例為一種記憶體管理裝置，用以配合具有複數個指令/位址接腳之一記憶體。該記憶體管理裝置包含一指令產生模組與一控制模組。該指令產生模組係用以產生一組目標指令。該組目標指令包含複數個指令群組。每一個指令群組各自對應到該複數個指令/位址接腳中至少一個指令/位址接腳。已知該記憶體將於一目標時間點自該複數個指令/位址接腳擷取該組目標指令。該控制模組控制每一個指令群組於透過該複數個指令/位址接腳傳遞時各自在該目標時間點前之不同時間點進行轉態。
根據本發明之另一具體實施例為一種記憶體管理方法，用以配合具有複數個指令/位址接腳之一記憶體。首先，一組目標指令被產生，其中包含複數個指令群組。每一個指令群組各自對應到該複數個指令/位址接腳中至少一個指令/位址接腳。已知該記憶體將於一目標時間點自該複數個指令/位址接腳擷取該組目標指令。每一個指令群組於透過該複數個指令/位址接腳傳遞時被控制為各自在該目標時間點前之不同時間點進行轉態。
根據本發明之另一具體實施例為一種記憶體管理裝置，用以配合具有至少一指令/位址接腳之一記憶體。該記憶體管理裝置包含一指令產生模組與一控制模組。該指令產生模組係用以產生將透過該至少一指令/位址接腳提供至該記憶體之一目標指令。該控制模組係用以控制傳遞該目標指令之該至少一指令/位址接腳的轉態時間提前或延後。
關於本發明的優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。
CK_t‧‧‧時脈信號
CS_N‧‧‧晶片選擇信號
CA0~CA9‧‧‧指令/位址信號
200‧‧‧記憶體管理裝置
22‧‧‧指令產生模組
24‧‧‧控制模組
250‧‧‧記憶體
S51~S54‧‧‧流程步驟
600‧‧‧記憶體管理裝置
62‧‧‧指令產生模組
64‧‧‧控制模組
650‧‧‧記憶體
S81~S84‧‧‧流程步驟
900‧‧‧記憶體管理裝置
92‧‧‧指令產生模組
94‧‧‧控制模組
950‧‧‧記憶體
S111~S114‧‧‧流程步驟
圖一(A)呈現LPDDR2/3規範的指令對照表之局部。
圖一(B)呈現LPDDR2/3記憶體之各接腳於現行實際運作時可能出現的時序圖範例。
圖二為根據本發明之一實施例中的記憶體管理裝置之功能方塊圖。
圖三呈現根據本發明之記憶體管理裝置可提供的一種轉態時間分配範例。
圖四呈現根據本發明之一種可行的接腳分組方式。
圖五為根據本發明之一實施例中的記憶體管理方法之流程圖。
圖六為根據本發明之另一實施例中的記憶體管理裝置之功能方塊圖。
圖七呈現根據本發明之記憶體管理裝置可提供的另一種轉態時間分配範例。
圖八為根據本發明之另一實施例中的記憶體管理方法之流程圖。
圖九為根據本發明之另一實施例中的記憶體管理裝置之功能方塊圖。
圖十呈現根據本發明之記憶體管理裝置可提供的另一種轉態時間分配範例。
圖十一為根據本發明之另一實施例中的記憶體管理方法之流程圖。
根據本發明之一具體實施例為一種記憶體管理裝置，其功能方塊圖係繪示於圖二。記憶體管理裝置200係用以配合具有複數個指令/位址接腳之記憶體250。以下說明主要以記憶體250為一低功率雙倍資料率(low power double data rate 2/3,LPDDR2/3)記憶體，且共有十個指令/位址接腳(CA0~CA9)的情況為例，但本發明所屬技術領域中具有通常知識者可理解，本發明的概念不以此為限。須說明的是，記憶體管理裝置200與記憶體250之間亦可能設有其他彼此相連的接腳(例如資料傳輸接腳)，但因與本發明的概念相關性較低而未繪出。
記憶體管理裝置200包含一指令產生模組22與一控制模組24。指令產生模組22係用以產生一組目標指令，其中包含將各自透過指令/位址接腳CA0~CA9提供至記憶體250的十個指令信號。這十個指令信號又被各自分配至複數個指令群組中(分配規則容後詳述)。舉例而言，這十個指令信號可被分為三個指令群組：第一指令群組包含透過接腳CA0~CA2傳遞的三個指令信號，第二指令群組包含透過接腳CA3~CA5傳遞的三個指令信號，第三指令群組包含透過接腳CA6~CA9傳遞的四個指令信號。
已知記憶體250將於一目標時間點自指令/位址接腳CA0~CA9擷取該組目標指令。控制模組24可判斷該組目標指令是否緊隨在一無操作(NOP)指令之後。若是，控制模組24會令每一個指令群組於透過指令/位址接腳CA0~CA9傳遞時各自在該目標時間點前之不同時間點進行轉態。在一些情況下，兩目標指令之間必然存在無操作指令，因此，控制模組24無需判斷目標指令是否緊隨在一無操作(NOP)指令之後。圖三呈現控制模組24可提供的一種轉態時間分配範例。與圖一(B)呈現的情況完全相同，此範例中的記憶體管理裝置200係透過指令/位址接腳CA0~CA9依序下達一無操作指令(NOP)、一啟用指令(Act)、一無操作指令(NOP)、一讀取指令(RD)，以及一較長的無操作指令(NOP)。為便於比較，圖一(B)中透過指令/位址接腳CA0~CA9傳遞的信號之波形亦被並列於圖三(標註為分組前之CA0~CA9)。
首先，可將該啟用指令視為一組目標指令，包含第一部分資料(將受升緣取樣)和第二部分資料(將受降緣取樣)。已知記憶體250預定於目標時間點t3擷取第一部分資料，以及預定於目標時間點t4擷取第二部分資料。由圖一(B)可看出，在先前技術中，指令/位址接腳CA0~CA9會同時在時間點t2、t3之間、時間點t3、t4之間、以及時間點t4、t5之間等三個時間點進行轉態。但在本實施例中，可看出該啟用指令的第一部分資料緊隨在一無操作指令之後，意謂該啟用指令前並無指令傳送。因此，控制模組24可令第一指令群組、第二指令群組、第三指令群組在目標時間點t3前的不同時間點進行轉態。於此實施例中，控制模組24將第一指令群組設定為在時間點t1、t2之間轉態，將第二指令群組設定為在時間點t2、t3之間轉態，並且將第三指令群組設定為在時間點t0、t1之間轉態，使該啟用指令的第一部分資料可在時間點t3正確被擷取。接著，控制模組24令第一指令群組、第二指令群組、第三指令群組同時在時間點t3、t4之間轉態，使該啟用指令的第二部分資料可在時間點t4正確被擷取。最後，該啟用指 令的第二部分資料之後也緊隨著另一無操作指令，控制模組24可令第一指令群組、第二指令群組、第三指令群組在目標時間點t4後的不同時間點進行轉態。於此實施例中，控制模組24將第一指令群組設定為在時間點t5、t6之間轉態，將第二指令群組設定為在時間點t6、t7之間轉態，並且將第三指令群組設定為在時間點t4、t5之間轉態。但在另一實施例中，該啟用指令的第二部分資料結束的轉態時間，可以由下一個操作指令(如：啟用指令、讀取指令、寫入指令)來決定。值得注意的是，由於原本記憶體250便會忽略於無操作期間內透過指令/位址接腳CA0~CA9傳遞的信號，將第一指令群組和第三指令群組的轉態時間提前並不會影響記憶體250的整體運作結果。
相似地，亦可將該讀取指令視為一組目標指令，包含第一部分資料(將受升緣取樣)和第二部分資料(將受降緣取樣)。已知記憶體250預定於目標時間點t7擷取該組目標指令。觀察分組前之CA0~CA9可看出，該讀取指令的第一部分資料緊隨在一無操作指令之後。因此，控制模組24會令第一指令群組、第二指令群組、第三指令群組在目標時間點t7前的不同時間點進行轉態，藉此減少同一時間轉態的信號數量。相同地，該讀取指令的第二部分資料之後也緊隨著另一無操作指令，控制模組24可令第一指令群組、第二指令群組、第三指令群組在目標時間點t4後的不同時間點進行轉態。
比較圖一(B)和圖三可看出，上述將目標指令分組並分配不同轉態時間的好處在於，同一個時間點轉態的信號數量可大幅減少，因而得以避免先前技術中多個信號同時轉態造成的問題。
實務上，控制模組24可利用多種控制和處理平台實現，包含固定式的和可程式化的邏輯電路，例如可程式化邏輯閘陣列、針對特定應用的積體電路、微控制器、微處理器、數位信號處理器。此外，控制模組24亦可被設計為透過執行某一記憶體中所儲存之處理器指令，來完成多 種任務。本發明所屬技術領域中具有通常知識者可理解，將控制模組24與指令產生模組22整合為單一模組亦為可行的實施方式。值得注意的是，由於下達至記憶體250的控制信號係由記憶體管理裝置200本身產生，各目標指令是否緊隨在一無操作期間之後顯然可為控制模組24所知。
須說明的是，指令信號的分組方式(包含信號數量和信號分配)不以圖三呈現的範例為限。舉例而言，亦可將十個指令信號分為兩個指令群組：第一指令群組包含透過接腳CA0~CA4傳遞的五個指令信號，第二指令群組包含透過接腳CA5~CA9傳遞的五個指令信號。可理解的是，出現在目標指令之前的無操作期間愈長，該等指令信號可被分為愈多群組。
在圖三繪示的範例中，各個指令群組的轉態時間大致間隔時脈信號CK_t之半個工作週期。實務上，控制模組24分派給各個指令群組的轉態時間分配方式不以圖三呈現的範例為限。只要各指令群組的轉態時間相隔夠遠，便可避免過多個信號同時轉態造成的問題。
於一實施例中，該複數個指令群組的分組方式係根據該複數個指令/位址接腳之實體位置配置預先決定。舉例而言，實體位置在上下左右直接相鄰的指令/位址接腳可被分配至不同的指令群組，以降低彼此間的干擾。圖四以九個排列為矩陣形式的接腳為例，呈現一種可行的分組方式。
根據本發明之另一具體實施例為一種記憶體管理方法，用以配合具有複數個指令/位址接腳之一記憶體，其流程圖係繪示於圖五。首先，步驟S51為產生一組目標指令，其中包含複數個指令群組。每一個指令群組包含至少一指令信號。已知該記憶體將於一目標時間點自該複數個指令/位址接腳擷取該組目標指令。步驟S52為判斷該組目標指令是否緊隨在一無操作指令之後。若步驟S52之判斷結果為是，步驟S53將被執行，令每一個指令群組於透過該複數個指令/位址接腳傳遞時被控制為各自在該目標時間點前之不同時間點進行轉態。相對地，若步驟S52之判斷結果為否， 步驟S54將被執行，令所有指令群組在該目標時間點前之同一時間點進行轉態。在一些情況下，兩目標指令之間必然存在無操作指令，因此，步驟S52、S53可以省略，直接執行步驟S54。
本發明所屬技術領域中具有通常知識者可理解，先前在介紹記憶體管理裝置200時描述的各種操作變化亦可應用至圖五中的記憶體管理方法，其細節不再贅述。
根據本發明之另一具體實施例為一種記憶體管理裝置，用以配合具有至少一指令/位址接腳之一記憶體，其功能方塊圖係繪示於圖六。記憶體管理裝置600包含一指令產生模組62與一控制模組64。指令產生模組62係用以產生將透過該至少一指令/位址接腳提供至記憶體650之一目標指令。控制模組64係用以判斷該目標指令是否緊隨在一無操作指令之後。若是，控制模組64會將開始透過該至少一指令/位址接腳傳遞該目標指令之一轉態時間提前。圖七以轉換時序示意圖呈現上述概念。圖中的目標指令係緊隨在一無操作指令之後。因此，控制模組64可將開始傳遞該目標指令的轉態時間自時間點t2提前至時間點t1。這種做法的好處在於，記憶體650讀取該目標指令的眼圖(eye diagram)之展開程度可被擴大，降低誤判讀取結果的可能性。
根據本發明之另一具體實施例為一種記憶體管理方法，用以配合具有至少一指令/位址接腳之一記憶體，其流程圖係繪示於圖八。首先，步驟S81為產生將透過該至少一指令/位址接腳提供至該記憶體之一目標指令。步驟S82為判斷該目標指令是否緊隨在一無操作指令之後。若步驟S82之判斷結果為是，步驟S83將被執行，將開始透過該至少一指令/位址接腳傳遞該目標指令之一轉態時間提前。相對地，若步驟S82之判斷結果為否，步驟S84將被執行，保持原轉態時間不變。
根據本發明之另一具體實施例為一種記憶體管理裝置，用以 配合具有至少一指令/位址接腳之一記憶體，其功能方塊圖係繪示於圖九。記憶體管理裝置900包含一指令產生模組92與一控制模組94。指令產生模組92係用以產生將透過該至少一指令/位址接腳提供至記憶體950之一目標指令。控制模組94係用以判斷該目標指令之後是否緊隨著一無操作指令。若是，控制模組94會將停止透過該至少一指令/位址接腳傳遞該目標指令之一轉態時間延後。圖十以轉換時序示意圖呈現上述概念。圖中的目標指令之後緊隨著一無操作指令。因此，控制模組94可將停止傳遞該目標指令的轉態時間自時間點t1延後至時間點t2。這種做法的好處在於，記憶體950讀取該目標指令的眼圖之展開程度亦可被擴大，降低誤判讀取結果的可能性。
根據本發明之另一具體實施例為一種記憶體管理方法，用以配合具有至少一指令/位址接腳之一記憶體，其流程圖係繪示於圖十一。首先，步驟S111為產生將透過該至少一指令/位址接腳提供至該記憶體之一目標指令。步驟S112為判斷該目標指令之後是否緊隨著一無操作指令。若步驟S112之判斷結果為是，步驟S113將被執行，停止透過該至少一指令/位址接腳傳遞該目標指令之一轉態時間被延後。相對地，若步驟S112之判斷結果為否，步驟S114將被執行，保持原轉態時間不變。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
S51~S54‧‧‧流程步驟

Claims (7)

  1. 一種記憶體管理裝置，用以配合具有複數個指令/位址接腳之一記憶體，該記憶體管理裝置包含：一指令產生模組，用以產生一組目標指令，其中該組目標指令包含複數個指令群組，每一個指令群組對應到該複數個指令/位址接腳中至少一個指令/位址接腳，且該記憶體於一目標時間點自該複數個指令/位址接腳擷取該組目標指令；以及一控制模組，用以控制每一個指令群組於透過該複數個指令/位址接腳傳遞時各自在該目標時間點前之不同時間點進行轉態。
  2. 如申請專利範圍第1項所述之記憶體管理裝置，其中該控制模組更用於判斷該組目標指令是否緊隨在一無操作(no-operation,NOP)指令之後。
  3. 如申請專利範圍第1項所述之記憶體管理裝置，其中該複數個指令群組之一分組方式係根據該複數個指令/位址接腳之一實體位置配置預先決定。
  4. 一種記憶體管理方法，用以配合具有複數個指令/位址接腳之一記憶體，該記憶體管理方法包含：(a)產生一組目標指令，其中該組目標指令包含複數個指令群組，每一個指令群組對應到該複數個指令/位址接腳中至少一個指令/位址接腳，且該記憶體於一目標時間點自該複數個指令/位址接腳擷取該組目標指令；以及(b)控制每一個指令群組於透過該複數個指令/位址接腳傳遞時各自在該目標時間點前之不同時間點進行轉態。
  5. 如申請專利範圍第4項所述之記憶體管理方法，更包括：在步驟(b)前判斷該組目標指令是否緊隨在一無操作指令之後，若是，執行步驟(b)。
  6. 一種記憶體管理裝置，用以配合具有至少一指令/位址接腳之一記憶體，該記憶體管理裝置包含：一指令產生模組，用以產生將透過該至少一指令/位址接腳提供至該記憶體之一目標指令；以及一控制模組，用以控制傳遞該目標指令之該至少一指令/位址接腳的轉態時間提前或延後。
  7. 如申請專利範圍第6項所述之記憶體管理裝置，其中該控制模組被用以進一步判斷該目標指令是否緊隨在一無操作指令之後，或該目標指令之後是否緊隨著一無操作指令。
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