TWI533421B - 半導體封裝結構及半導體製程 - Google Patents

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Description

半導體封裝結構及半導體製程
本發明係關於一種半導體封裝結構及半導體製程。詳言之，本發明係關於一種堆疊半導體封裝結構及其半導體製程。
習知堆疊半導體封裝結構之製造方法如下，首先，將一晶粒及複數個焊球(Solder Ball)接合至一下基板之上表面上。接著，利用封模製程(Molding Process)形成一封膠材料於該下基板之上表面上，以包覆該晶粒及該等焊球。接著，固化該封膠材料後，利用高溫雷射於該封膠材料上表面形成複數個開口以顯露該等焊球之上部。接著，置放一上基板於該封膠材料上，使得位於該上基板下表面之焊料接觸該等焊球。接著，以一加熱烤箱進行第一次加熱，使得該焊料及該等焊球熔融而形成內連接元件。接著，於該下基板之下表面形成複數個焊球後，進行回銲製程。最後再進行切割步驟。
在該習知製造方法中，在移動至該加熱烤箱的過程中，上基板下表面與該封膠材料僅接觸而無接合力，且該焊料與該等焊球亦僅接觸而無接合力，因此，上基板與該封膠材料會發生偏移(Shift)。此外，在第一次加熱後，僅有該上基板之焊料與下基板之焊球互相接合，但是上基板下表面與該封膠材料仍僅接觸而無接合力。因此，在回銲後，上基板容易發生翹曲(Warpage)，甚至該上基板及該下基板 會剝離(Peeling off)，影響產品良率。
為了改善上述問題，一種新的解決方案被提出。該解決方案係先利用該等焊球接合上下基板，之後再進行封模製程，以形成一封膠材料於該上下基板之間。然而，此種方式之封模製程中，該封膠材料係由側邊注入該上下基板之間，因此，該等焊球會影響該封膠材料之流動，使得該封膠材料內之填充粒子之分佈不均勻，而且由於該製程的方式為了讓該封膠材料能順利地從該晶粒與該上基板之間通過，因此該等焊球須維持一定的高度，使得該等焊球之尺寸較大，使得該等焊球之間距無法有效縮小。
本揭露之一方面係關於一種半導體封裝結構。在一實施例中，該半導體封裝結構包括一第一基板、一第二基板、一晶粒、複數個內連接元件及一包覆材料。該第一基板具有一上表面及複數個第一基板上導電墊。該第二基板具有一下表面及複數個第二基板下導電墊，其中該第一基板之上表面係面對該第二基板之下表面。該晶粒電性連接至該第一基板之上表面。該等內連接元件連接該等第一基板上導電墊及該等第二基板下導電墊。該包覆材料位於該第一基板之上表面及該第二基板之下表面之間，且包覆該晶粒及該等內連接元件，其中該包覆材料具有複數個容納槽以容納該等內連接元件，且至少部份該容納槽之形狀係由該內連接元件所定義。
本揭露之另一方面係關於一種半導體封裝結構。在一實施例中，該半導體封裝結構包括一第一基板、一第二基板、一晶粒、複數個內連接元件及一包覆材料。該第一基板具有一上表面及複數個第一基板上導電墊。該第二基板具有一下表面及複數個第二基板下導電墊，其中該第一基板之上表面係面對該第二基板之下表面。該晶粒電性連接至該第一基板之上表面。該等內連接元件連接該等第一基板上 導電墊及該等第二基板下導電墊。該包覆材料位於該第一基板之上表面及該第二基板之下表面之間，且包覆該晶粒及該等內連接元件，其中該包覆材料具有複數個容納槽，該容納槽之側壁之表面粗糙度與該內連接元件之表面粗糙度之差值為0~1.5μm。
本揭露之另一方面係關於一種半導體製程。在一實施例中，該半導體製程包括以下步驟：(a)將一晶粒電性連接至一第一基板之一上表面，其中該第一基板更具有複數個第一基板上導電墊，顯露於該第一基板之上表面；(b)形成複數個第一導電部於該等第一基板上導電墊上；(c)施加一包覆材料於該第一基板之上表面以包覆該晶粒及該等第一導電部，其中該包覆材料係為B階段(B-stage)膠材；(d)形成複數個開口於該包覆材料以顯露該等第一導電部；(e)壓合一第二基板於該包覆材料上，使得該第二基板之一下表面黏附於該包覆材料上，其中該第二基板更具有複數個第二基板下導電墊及複數個第二導電部，其中該第一導電部與該第二導電部至少其中之一包含一焊料，該第二基板下導電墊係顯露於該第二基板之下表面，該等第二導電部係位於該等第二基板下導電墊上，且該焊料接觸該等第一導電部及該等第二導電部；及(f)進行一加熱步驟，使得該等銲料熔融而形成複數個內連接元件，且該包覆材料固化成C階段。
在本實施例中，由於該第二基板之下表面黏附於該包覆材料，因此，在整個封裝結構移動到下一個工作站的過程中，該第二基板與該包覆材料不會發生偏移。此外，在加熱後，該包覆材料與該第二基板之下表面間具有黏附力，因此，在回銲時，該第一基板、該第二基板、該包覆材料及該等內連接元件雖然熱膨脹係數(CTE)不一致，但是因為該第一基板及該第二基板已被該包覆材料黏住，而可視為一個整體，使得該第一基板及該第二基板之翹曲行為會一致(例如：該第一基板及該第二基板同時為哭臉翹曲，或同時為笑臉翹曲)。因 此，該第一導電部及該第二導電部可以一直保持接觸狀態而維持該內連接元件，因而可以提高產品良率。
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
Wm‧‧‧最大寬度
T‧‧‧厚度
1‧‧‧本發明半導體封裝結構之一實施例
1a‧‧‧本發明半導體封裝結構之另一實施例
1b‧‧‧本發明半導體封裝結構之另一實施例
1c‧‧‧本發明半導體封裝結構之另一實施例
10‧‧‧第一基板
12‧‧‧第二基板
14‧‧‧晶粒
15‧‧‧第一導電部
16‧‧‧內連接元件
16a‧‧‧內連接元件
18‧‧‧包覆材料
20‧‧‧下銲球
30‧‧‧焊料
101‧‧‧第一基板之上表面
102‧‧‧第一基板之下表面
103‧‧‧第一基板上導電墊
104‧‧‧第一基板下導電墊
105‧‧‧第一上介電層
106‧‧‧第一下介電層
107‧‧‧第一銅柱
121‧‧‧第二基板之上表面
122‧‧‧第二基板之下表面
123‧‧‧第二基板上導電墊
124‧‧‧第二基板下導電墊
126‧‧‧第二上介電層
127‧‧‧第二下介電層
128‧‧‧第二銅柱
141‧‧‧晶粒之上表面
161‧‧‧內縮頸部
181‧‧‧容納槽
182‧‧‧填充粒子
183‧‧‧開口
圖1顯示本發明半導體封裝結構之一實施例之剖視示意圖。
圖2顯示圖1之區域A之放大示意圖。
圖3至圖10顯示本發明半導體製程之一實施例之示意圖。
圖11顯示本發明半導體封裝結構之另一實施例之剖視示意圖。
圖12顯示圖11之區域B之放大示意圖。
圖13顯示本發明半導體封裝結構之另一實施例之剖視示意圖。
圖14顯示本發明半導體封裝結構之另一實施例之剖視示意圖。
參考圖1，顯示本發明半導體封裝結構之一實施例之剖視示意圖。該半導體封裝結構1包括一第一基板10、一第二基板12、一晶粒14、複數個內連接元件16、一包覆材料18及複數個下銲球20。
該第一基板10具有一上表面101、一下表面102、複數個第一基板上導電墊103及複數個第一基板下導電墊104。在本實施例中，該第一基板10係為一封裝基板，該等第一基板下導電墊104顯露於該第一基板10之下表面102，且該等第一基板上導電墊103顯露於該第一基板10之上表面101。該等第一基板下導電墊104係電性連接至該等第一基板上導電墊103。
該第二基板12具有一上表面121、一下表面122、複數個第二基板上導電墊123及複數個第二基板下導電墊124。該第一基板10之上表面101係面對該第二基板12之下表面122。在本實施例中，該第二基板12係為一封裝基板或一中介板(Interposer)，該等第二基板上導電墊123顯露於該第二基板12之上表面121，且該等第二基板下導電墊124顯露於該第二基板12之下表面122。該等第二基板上導電墊123係電性 連接至該等第二基板下導電墊124。
該晶粒14係電性連接至該第一基板10之上表面101。在本實施例中，該晶粒14係以覆晶接合方式附著至該第一基板10之上表面101。該等內連接元件16連接該等第一基板上導電墊103及該等第二基板下導電墊124。在本實施例中，每一該等內連接元件16係由一第一導電部(例如：銲球(Solder Ball))及一第二導電部(例如：預銲料(Pre-solder))互融而成，且具有一內縮頸部161。該等內連接元件16主要係用以電性連接該等第一基板上導電墊103及該等第二基板下導電墊124。
本發明之該第一基板上導電墊103及該第一基板下導電墊104或是該第二基板上導電墊123及該第二基板下導電墊124可利用導電跡線(Trace，未標示)作為電性連接的技術方式，上述第二基板下導電墊124視需要可與該導電跡線共平面(coplanar)、或凸出(projecting)於該導電跡線之上。
該包覆材料18位於該第一基板10之上表面101及該第二基板12之下表面122之間，且包覆該晶粒14及該等內連接元件16。該包覆材料18係分別黏附該第一基板10之上表面101及該第二基板12之下表面122，且該包覆材料18與該第一基板10之上表面101間之黏附力大致相同於該包覆材料18與該第二基板12之下表面122間之黏附力。在本實施例中，該包覆材料18係為非導電膜(Non Conductive Film,NCF)、非導電膠(Non Conductive Paste,NCP)或ABF(Ajinomoto Build-up Film)。當該包覆材料18處於B階段(B-stage)膠材之狀態時，即黏合該第一基板10之上表面101及該第二基板12之下表面122。由於該第二基板12之下表面122黏附於該包覆材料18，因此，在整個封裝結構移動(Transportation)到下一個工作站的過程中，該第二基板12與該包覆材料18不會發生偏移。此外，在加熱後，該包覆材料18與該第二 基板12之下表面122間具有黏附力，因此，在回銲時，該第一基板10、該第二基板12、該包覆材料18及該等內連接元件16雖然熱膨脹係數(CTE)不一致，但是因為該第一基板10及該第二基板12已被該包覆材料18黏住，而可視為一個整體，使得該第一基板10及該第二基板12之翹曲行為會一致(例如：該第一基板10及該第二基板12同時為哭臉翹曲，或同時為笑臉翹曲)。因此，該第一導電部(例如：銲球(Solder Ball))及該第二導電部(例如：預銲料(Pre-solder))可以一直保持接觸狀態而維持該內連接元件16，因而可以提高產品良率。
在本實施例中，該包覆材料18並非習知封模材料(Molding Compond)。在習知製程中，因有脫膜步驟，因此該晶粒14之背面會有一層蠟(Wax)。在灌模(Molding)步驟後，該習知封模材料(Molding Compond)與該晶粒14之背面間會因該層蠟而導致黏附效果差而容易脫層。在本實施例中，該包覆材料18可直接接觸該晶粒14之背面，二者之間不會有蠟，可增加該包覆材料18與該晶粒14間之黏附效果。
在本實施例中，該包覆材料18具有複數個容納槽181以容納該等內連接元件16。至少部份該容納槽181之側壁之形狀(Profile)與該內連接元件16相對應，且至少部份該內連接元件16之外表面接觸該容納槽181之側壁，亦即至少部份該容納槽181之形狀係由該內連接元件16所定義。因此，該等內連接元件16與該包覆材料18係緊密結合。在本實施例中，該容納槽181之側壁之表面粗糙度(Ra)為1~2μm，該內連接元件16之表面粗糙度為0.5~1μm，二者之差值為0~1.5μm。較佳地，該容納槽181之側壁之形狀(Profile)與該內連接元件16完全對應，且該內連接元件16之外表面全部接觸該容納槽181之側壁，亦即該容納槽181之形狀係全部由該內連接元件16所定義。
此外，該包覆材料18更具有複數個填充粒子(Fillers)182，該 等填充粒子182有大小不同之粒徑，且均勻分佈於該包覆材料18中，而不會位於該等內連接元件16內。同時，該等填充粒子182之含量(Filler Content)(以重量百分比計)在該包覆材料18中亦為均勻。要注意的是，在製程中，均勻分佈之填充粒子182可利於在該包覆材料18上進行雷射鑽孔的孔洞均勻度，進而提高該等內連接元件16的均勻度，提高該封裝結構1的可靠性(reliability)。在本實施例中，該等填充粒子182之平均粒徑小於5微米(μm)。
再者，該等填充粒子182不須經過模具通道(molding channel)的流動過程，因此可減少該包覆材料18的整體厚度，特別是該包覆材料18於該第二基板12與該晶粒14之間的厚度。在一實施例中，該包覆材料18於該第二基板12與該晶粒14之間的厚度可不大於該等填充粒子182中最大粒徑大小；在另一實施例中，該包覆材料18於該第二基板12與該晶粒14之間的厚度為小於20微米(μm)。
舉例而言，圖中區域A1及區域A2分別代表左側之包覆材料18及右側之包覆材料18，其中區域A1係為該包覆材料18之最左側邊向右延伸一預設距離，該預設距離係為該包覆材料18最大寬度之10%，且區域A2係為該包覆材料18之最右側邊向左延伸該預設距離。位於區域A1及區域A2之填充粒子182之粒徑分佈及含量(Filler Content)(以重量百分比計)係相同。在實際實驗中，係分別擷取區域A1及區域A2中任一小部份之量測區域，其中該量測區域包含約100顆填充粒子，可發現區域A1中之量測區域及區域A2中之量測區域，二者之粒徑分佈及含量(Filler Content)(以重量百分比計)係實質相同。
該等下銲球20係位於該等第一基板下導電墊104上，用以電性連接至一外部元件。
參考圖2，顯示圖1之區域A之放大示意圖。在本實施例中，該內連接元件16係類似葫蘆形狀。該內連接元件16與該第一基板上導電墊 103接觸之區域具有一第一寬度W1，且該內連接元件16與該第二基板下導電墊124接觸之區域具有一第二寬度W2。該內縮頸部161具有一第三寬度W3，且該內連接元件16具有一最大寬度Wm。該最大寬度Wm大於該第三寬度W3。該第一寬度W1大約等於該第二寬度W2，且該最大寬度Wm大於該第一寬度W1及該第二寬度W2。在本實施例中，由於每一該等內連接元件16係由第一導電部(例如：銲球(Solder Ball))及一第二導電部(例如：預銲料(Pre-solder))互融而成，因此，該等內連接元件16之最大寬度Wm可有效縮小，使得該等內連接元件16之間距(Pitch)可有效縮小，而適用於細間距(Fine Pitch)線路。
參考圖3至圖10，顯示本發明半導體製程之一實施例之示意圖。參考圖3，提供該晶粒14及該第一基板10。該第一基板10具有一上表面101、一下表面102、複數個第一基板上導電墊103及複數個第一基板下導電墊104。在本實施例中，該第一基板10係為一封裝基板，該等第一基板下導電墊104顯露於該第一基板10之下表面102，且該等第一基板上導電墊103顯露於該第一基板10之上表面101。該等第一基板下導電墊104係電性連接至該等第一基板上導電墊103。接著，將該晶粒14電性連接至該第一基板10之上表面101。在本實施例中，該晶粒14係以覆晶接合方式附著至該第一基板10之上表面101。
參考圖4，形成複數個第一導電部15於該等第一基板上導電墊103，且該等第一導電部15係圍繞該晶粒14。在本實施例中，該等第一導電部15係為複數個銲球。然而，在其它實施例中，該等第一導電部15可以是銅柱(Copper Pillar)。
參考圖5，提供該包覆材料18。在本實施例中，該包覆材料18係為非導電膜(Non Conductive Film,NCF)、非導電膠(Non Conductive Paste,NCP)或ABF(Ajinomoto Build-up Film)，且其具 有複數個填充粒子(Fillers)182。該等填充粒子182有大小不同之粒徑，且均勻分佈於該包覆材料18中。此時，該包覆材料18處於B階段(B-stage)膠材之狀態。
參考圖6，施加該包覆材料18於該第一基板10之上表面101以包覆該晶粒14及該等第一導電部15。此時該包覆材料18仍處於B階段之狀態。在本實施例中，該包覆材料18係利用壓合或印刷等方式由上向下地或由下向上地形成於該第一基板10之上表面101，因此，該等第一導電部15不會影響該包覆材料18內之填充粒子182之流動，且該等填充粒子182不須經過模具通道(molding channel)的流動過程，使得該等填充粒子182仍均勻分佈於該包覆材料18中。
參考圖7，形成複數個開口183於該包覆材料18上以顯露該等第一導電部15上部。在本實施例中，係利用低溫雷射形成該等開口183。此時，該包覆材料18仍處於B階段之狀態。
參考圖8，提供該第二基板12。該第二基板12具有一上表面121、一下表面122、複數個第二基板上導電墊123、複數個第二基板下導電墊124及複數個第二導電部125。該第二基板12之下表面122係面對該第一基板10之上表面101。在本實施例中，該第二基板12係為一封裝基板或一中介板(Interposer)，該等第二基板上導電墊123顯露於該第二基板12之上表面121，且該等第二基板下導電墊124顯露於該第二基板12之下表面122。該等第二基板上導電墊123係電性連接至該等第二基板下導電墊124。該等第二導電部125係位於該等第二基板下導電墊124上。在本實施例中，該等第二導電部125係為複數個預銲料。然而，在其它實施例中，該等第二導電部125可以是銅柱(Copper Pillar)。此外，要注意的是，該第一導電部15與該第二導電部125至少其中之一包含一焊料，在本實施例中，該第一導電部15與該第二導電部125皆為焊料；然而，在其它實施例中，若是該第一導 電部15與該第二導電部125皆為銅柱，則該第一導電部15與該第二導電部125其中之一需要再包含一焊料，且該焊料接觸該第一導電部15及該第二導電部125以利連接。
接著，施加一下壓力以壓合該第二基板12於該包覆材料18上。由於該包覆材料18仍處於B階段之狀態，使得該第二基板12之下表面122可黏附於該包覆材料18上，而且該包覆材料18與該第一基板10之上表面101間之黏附力大致相同於該包覆材料18與該第二基板12之下表面122間之黏附力。根據一實施例中，施加該下壓力同時加熱至約90℃，此時，該包覆材料18係為可流動狀態，而可填滿任何空隙。此外，由於該包覆材料18不需要流動空間，因此，藉由控制該包覆材料18之量及該下壓力，可大幅降低整體封裝結構之厚度。
參考圖9，以一加熱烤箱進行第一次加熱，使得該等焊料熔融而形成該等內連接元件16。此時之工作溫度約為245℃。要注意的是，在移動至該加熱烤箱的過程中，該第二基板12之下表面122已黏附於該包覆材料18上，因此，該第二基板12與該封膠材料18不會發生偏移。在本實施例中，該第一導電部15(例如：銲球)與該第二導電部125(例如：預銲料)皆為焊料，因此，每一該等內連接元件16係由該第一導電部及該第二導電部互融而成，且具有一內縮頸部161。此時，該包覆材料18可填滿該內縮頸部161所形成之空隙中。亦即該包覆材料18內之該等容納槽181之形狀係由該等內連接元件16所定義。
在加熱一段時間後，該包覆材料18固化成C階段。固化之包覆材料18內具有該等容納槽181以容納該等內連接元件16。至少部份該容納槽181之側壁之形狀(Profile)與該內連接元件16相對應，且至少部份該內連接元件16之外表面接觸該容納槽181之側壁，亦即至少部份該容納槽181之形狀係由該內連接元件16所定義。因此，該等內連接元件16與該包覆材料18係緊密結合。在本實施例中，該容納槽181 之側壁之表面粗糙度為1~2μm，該內連接元件16之表面粗糙度為0.5~1μm，二者之差值為0~1.5μm。較佳地，該容納槽181之側壁之形狀(Profile)與該內連接元件16完全對應，且該內連接元件16之外表面全部接觸該容納槽181之側壁，亦即該容納槽181之形狀係全部由該內連接元件16所定義。
參考圖10，形成複數個下銲球20於該等第一基板下導電墊104上。接著，進行回銲。要注意的是，此時該第二基板12已緊密附著至該封膠材料18及該第一基板10上，因此回銲後，該第一基板10、該第二基板12、該包覆材料18及該等內連接元件16雖然熱膨脹係數(CTE)不一致，但是因為該第一基板10及該第二基板12已被該包覆材料18黏住，而可視為一個整體，使得該第一基板10及該第二基板12之翹曲行為會一致(例如：該第一基板10及該第二基板12同時為哭臉翹曲，或同時為笑臉翹曲)。因此，該第一導電部15及該第二導電部125可以一直保持接觸狀態而維持該內連接元件16，藉此可提高產品良率。接著，進行切割，以形成複數個如圖1所示之半導體封裝結構。在切割過程時，該第二基板12同樣已緊密附著至該封膠材料18及該第一基板10上，因此切割時所產生的應力造成該第二基板12剝離的問題也不會發生。
參考圖11，顯示本發明半導體封裝結構之另一實施例之剖視示意圖。參考圖12，顯示圖11之區域B之放大示意圖。本實施例之半導體封裝結構1a與圖1及圖2所示之半導體封裝結構1大致相同，其不同處如下所述。在本實施例之該半導體封裝結構1a中，該第一基板10之上表面101部分覆蓋一第一上介電層105，且該第一基板10之下表面102部分覆蓋一第一下介電層106。該等第一基板上導電墊103顯露於該第一上介電層105，且該等第一基板下導電墊104顯露於該第一下介電層106。此外，第二基板12之上表面121部分覆蓋一第二上介電層126， 且第二基板12之下表面122部分覆蓋一第二下介電層127。該等第二基板上導電墊123顯露於該第二上介電層126，且該等第二基板下導電墊124顯露於該第二下介電層127。在本實施例中，該第一上介電層105與該包覆材料18之黏附力大致相同於該第二下介電層127與該包覆材料18間之黏附力。
參考圖13，顯示本發明半導體封裝結構之另一實施例之剖視示意圖。本實施例之半導體封裝結構1b與圖1及圖2所示之半導體封裝結構1大致相同，其不同處如下所述。在本實施例之該半導體封裝結構1b中，每一該等內連接元件16a係由一第一銅柱107(第一導電部)、一焊料30及一第二銅柱128(第二導電部)所組成。該第一銅柱107係位於該第一基板上導電墊103上，該第二銅柱128係位於該第二基板下導電墊124上，且該第一銅柱107及該第二銅柱128係利用該焊料30對接，而非互融。要注意的是，該包覆材料18內之該等容納槽之形狀仍係由該等內連接元件16a所定義。
參考圖14，顯示本發明半導體封裝結構之另一實施例之剖視示意圖。本實施例之半導體封裝結構1c與圖1及圖2所示之半導體封裝結構1大致相同，其不同處如下所述。在本實施例之該半導體封裝結構1c中，該第二基板12下表面122與該晶粒14上表面141之間的該包覆材料18的厚度定義為T，且該厚度T小於或等於該等填充粒子182中的最大粒徑大小。因此，該厚度T也可以等於0，使得該第二基板12下表面122接觸該晶粒14上表面141。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧本發明半導體封裝結構之一實施例
10‧‧‧第一基板
12‧‧‧第二基板
14‧‧‧晶粒
16‧‧‧內連接元件
18‧‧‧包覆材料
20‧‧‧下銲球
101‧‧‧第一基板之上表面
102‧‧‧第一基板之下表面
103‧‧‧第一基板上導電墊
104‧‧‧第一基板下導電墊
121‧‧‧第二基板之上表面
122‧‧‧第二基板之下表面
123‧‧‧第二基板上導電墊
124‧‧‧第二基板下導電墊
161‧‧‧內縮頸部
181‧‧‧容納槽
182‧‧‧填充粒子

Claims (19)

  1. 一種半導體封裝結構，包括：一第一基板，具有一上表面及複數個第一基板上導電墊；一第二基板，具有一下表面及複數個第二基板下導電墊，其中該第一基板之上表面係面對該第二基板之下表面；一晶粒，電性連接至該第一基板之上表面；複數個內連接元件，連接該等第一基板上導電墊及該等第二基板下導電墊；及一包覆材料，位於該第一基板之上表面及該第二基板之下表面之間，且包覆該晶粒及該等內連接元件，其中該包覆材料具有複數個容納槽以容納該等內連接元件，且至少部份該容納槽之形狀係由該內連接元件所定義，其中至少部份該容納槽之側壁之形狀與該內連接元件相對應，且至少部份該內連接元件之外表面接觸該容納槽之側壁。
  2. 如請求項1之半導體封裝結構，其中該第一基板上表面部分覆蓋一第一介電層，第二基板之下表面部分覆蓋一第二介電層，其中該第一介電層與該包覆材料之黏附力大致相同於該第二介電層與該包覆材料間之黏附力。
  3. 如請求項1之半導體封裝結構，其中該第一基板更具有一下表面及複數個第一基板下導電墊，該等第一基板下導電墊顯露於該第一基板下表面，且該等第一基板上導電墊顯露於該第一基板上表面；該第二基板更具有一上表面及複數個第二基板上導電墊，該等第二基板上導電墊顯露於該第二基板上表面，且該等第二基板下導電墊顯露於該第二基板下表面。
  4. 如請求項1之半導體封裝結構，其中每一該等內連接元件係由一預銲料(Pre-solder)及一銲球(Solder)互融而成。
  5. 如請求項1之半導體封裝結構，其中該內連接元件與該第一基板上導電墊接觸之區域具有一第一寬度，該內連接元件與該第二基板下導電墊接觸之區域具有一第二寬度，每一該等內連接元件具有一內縮頸部，該內縮頸部具有一第三寬度，且該內連接元件具有一最大寬度，其中該最大寬度大於該第一寬度、該第二寬度及該第三寬度。
  6. 如請求項1之半導體封裝結構，其中該包覆材料係為非導電膜(Non Conductive Film,NCF)、非導電膠(Non Conductive Paste,NCP)或ABF(Ajinomoto Build-up Film)。
  7. 如請求項1之半導體封裝結構，其中該包覆材料具有複數個填充粒子(Fillers)，且該等填充粒子均勻分佈於該包覆材料中。
  8. 如請求項7之半導體封裝結構，其中該等填充粒子不位於該等內連接元件內。
  9. 如請求項1之半導體封裝結構，其中該包覆材料具有複數個填充粒子，且該包覆材料包含一區域A1及一區域A2，其中該區域A1係為該包覆材料之最左側邊向右延伸一預設距離，該預設距離係為該包覆材料最大寬度之10%，且該區域A2係為該包覆材料之最右側邊向左延伸該預設距離，其中位於該區域A1及該區域A2之填充粒子之粒徑分佈及含量係相同。
  10. 如請求項1之半導體封裝結構，其中該包覆材料具有複數個填充粒子，且該包覆材料於該第二基板與該晶粒之間的厚度為小於或等於該等填充粒子中的最大粒徑大小。
  11. 如請求項1之半導體封裝結構，其中該第一基板上表面部分覆蓋一第一介電層，第二基板之下表面部分覆蓋一第二介電層，其 中該第一介電層與該包覆材料之黏附力大致相同於該第二介電層與該包覆材料間之黏附力。
  12. 一種半導體封裝結構，包括：一第一基板，具有一上表面及複數個第一基板上導電墊；一第二基板，具有一下表面及複數個第二基板下導電墊，其中該第一基板之上表面係面對該第二基板之下表面；一晶粒，電性連接至該第一基板之上表面；複數個內連接元件，連接該等第一基板上導電墊及該等第二基板下導電墊；及一包覆材料，位於該第一基板之上表面及該第二基板之下表面之間，且包覆該晶粒及該等內連接元件，其中該包覆材料具有複數個容納槽以容納該等內連接元件，該容納槽之側壁之表面粗糙度與該內連接元件之表面粗糙度之差值為0~1.5μm，其中至少部份該容納槽之側壁之形狀與該內連接元件相對應，且至少部份該內連接元件之外表面接觸該容納槽之側壁。
  13. 如請求項12之半導體封裝結構，其中該第一基板上表面部分覆蓋一第一介電層，第二基板之下表面部分覆蓋一第二介電層，其中該第一介電層與該包覆材料之黏附力大致相同於該第二介電層與該包覆材料間之黏附力。
  14. 如請求項12之半導體封裝結構，其中該包覆材料具有複數個填充粒子(Fillers)，且該等填充粒子不位於該等內連接元件內。
  15. 一種半導體製程，包括以下步驟：(a)將一晶粒電性連接至一第一基板之一上表面，其中該第一基板更具有複數個第一基板上導電墊，顯露於該第一基板之上表面；(b)形成複數個第一導電部於該等第一基板上導電墊上； (c)施加一包覆材料於該第一基板之上表面以包覆該晶粒及該等第一導電部，其中該包覆材料係為B階段(B-stage)膠材；(d)形成複數個開口於該包覆材料以顯露該等第一導電部；(e)壓合一第二基板於該包覆材料上，使得該第二基板之一下表面黏附於該包覆材料上，其中該第二基板更具有複數個第二基板下導電墊及複數個第二導電部，其中該第一導電部與該第二導電部至少其中之一包含一焊料，該第二基板下導電墊係顯露於該第二基板之下表面，該等第二導電部係位於該等第二基板下導電墊上，且該焊料接觸該等第一導電部及該等第二導電部；及(f)進行一加熱步驟，使得該等銲料熔融而形成複數個內連接元件，且該包覆材料固化成C階段。
  16. 如請求項15之半導體製程，其中步驟(a)中，該第一基板更具有一下表面及複數個第一基板下導電墊，該等第一基板下導電墊顯露於該第一基板下表面；步驟(f)之後更包括：(g)形成複數個下銲球於該等第一基板下導電墊上；(h)進行回銲；及(i)進行切割，以形成複數個半導體封裝結構。
  17. 如請求項16之半導體製程，其中步驟(c)中，該包覆材料係為非導電膜(Non Conductive Film,NCF)、非導電膠(Non Conductive Paste,NCP)或ABF(Ajinomoto Build-up Film)，該包覆材料具有複數個填充粒子(Fillers)，且該等填充粒子均勻分佈於該包覆材料中。
  18. 如請求項15之半導體製程，其中步驟(c)係壓合或印刷該包覆材料於該第一基板之上表面。
  19. 如請求項15之半導體製程，其中步驟(f)中，該固化之包覆材料具有複數個容納槽以容納該等內連接元件，且該等容納槽之形狀係由該等內連接元件所定義。
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