UA56177C2 - Напівпровідникова схема, захищена від зовнішніх впливів - Google Patents
Напівпровідникова схема, захищена від зовнішніх впливів Download PDFInfo
- Publication number
- UA56177C2 UA56177C2 UA99020999A UA99020999A UA56177C2 UA 56177 C2 UA56177 C2 UA 56177C2 UA 99020999 A UA99020999 A UA 99020999A UA 99020999 A UA99020999 A UA 99020999A UA 56177 C2 UA56177 C2 UA 56177C2
- Authority
- UA
- Ukraine
- Prior art keywords
- line
- semiconductor circuit
- potential
- initialization
- connection
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/40—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering
- H10W42/405—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering using active circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/86—Secure or tamper-resistant housings
- G06F21/87—Secure or tamper-resistant housings by means of encapsulation, e.g. for integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F2221/2143—Clearing memory, e.g. to prevent the data from being stolen
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
- Tests Of Electronic Circuits (AREA)
- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Винахід відноситься до напівпровідникової схеми, що має такі ознаки: щонайменше один робочий блок із схемою керування, наприклад із мікропроцесором, і з запам'ятовуючим пристроєм даних, щонайменше один блок ініціалізації для тестування і/або для ініціалізації робочого блока або робочих блоків, щонайменше один робочий блок з'єднаний через щонайменше одну виконану роз'єднуваною з'єднувальну лінію 1 із щонайменше одним блоком ініціалізації. Для підвищення надійності блок ініціалізації після завершення виготовлення напівпровідникової схеми на тривалий час відокремлюють від робочого блока за рахунок того, що з'єднувальні лінії роз'єднують. Для утруднення реактивації роз'єднаних з'єднувальних ліній напівпровідникова схема має наступні ознаки: в області щонайменше однієї з'єднувальної лінії 1 передбачена щонайменше одна потенціальна лінія (2, 3), що знаходиться в з'єднанні з блоком ініціалізації і/або з робочим блоком, блок ініціалізації і/або робочий блок виконані з можливістю переведення в неактивний стан при з'єднанні потенціальної лінії або щонайменше однієї з потенціальних ліній (2, 3) із з'єднувальною лінією 1 або із щонайменше однією із з'єднувальних ліній.
Description
Опис винаходу
Винахід стосується напівпровідникової схеми, зокрема, для застосування в інтегральному модулі, що має 2 такі ознаки: - принаймні один робочий блок із схемою керування, наприклад, із мікропроцесором, та і запам'ятовуючим пристроєм даних; - принаймні один блок ініціалізації для тестування і/або для ініціалізації робочого блоку або, відповідно, робочих блоків; 70 - принаймні один робочий блок з'єднаний через, щонайменше, одну з'єднуючу лінію, що виконана роз'єднуваною з, принаймні, одним блоком ініціалізації.
У названих відповідних обмежувальній частині напівпровідникових схемах запам'ятовуючий пристрій даних часто виконано у виді енергонезалежного, тобто зберігаючого інформацію при відключенні живлення програмуючого запам'ятовуючого пристрою даних. При виготовленні напівпровідникової схеми, наприклад, за 19 допомогою блоку ініціалізації дані записують у запам'ятовуючий пристрій даних. Далі є можливим приводити робочий блок за допомогою блоку ініціалізації у стан, в якому він може бути підданий тестуванню. Для цього блок ініціалізації через з'єднувальні лінії з'єднаний із робочим блоком. Подібні з'єднувальні лінії виконані з провідникового матеріалу, наприклад, із провідникового полімеру як, зокрема, полікремнію, або з металу.
Для підвищення надійності систем, для яких застосовують відповідні обмежувальній частині напівпровідникові схеми, блок ініціалізації після виготовлення напівпровідникової схеми на тривалий час відокремлюють від робочого блоку. За рахунок цього надійно деактивуються функції блоку ініціалізації так, що відповідні небажані зміни є неможливими. Після виготовлення відповідно обмежувальній частині напівпровідникової схеми названі вище з'єднувальні лінії для цього роз'єднують. Це відбувається, наприклад, в результаті електричного спалаху, в результаті лазерного різання або також внаслідок механічного поділу. с
Зокрема у випадку, в якому з'єднувальні лінії переривають в результаті лазерного різання або внаслідок Ге) механічного поділу, напівпровідникову схему потім закладають в ізолюючий матеріал корпусу, який забезпечує додатковий захист від небажаних змін.
Щоб зробити реактивування роз'єднаних з'єднувальних ліній для цілей маніпуляції більш складним, з рівня техніки відомо розміщення з'єднувальної лінії в лежачому по можливості глибоко шарі напівпровідникової схеми. в
Вільні кінці роз'єднаної з'єднувальної лінії можуть тоді бути знову з'єднані один з одним тільки особливо - дорогим і складним способом. Для цього з'єднувальна лінія повинна бути насамперед звільнена. Це є особливо складним, тому що для цього повинні бути видалені лежачі над з'єднувальною лінією шари напівпровідникової - схеми без руйнування самої напівпровідникової схеми. Після цього потім повинно бути виконано провідне Ге) з'єднання вільних кінців з'єднувальної лінії. На практиці це, як правило, не відбувається, тому що відповідні 3о обмежувальній частині напівпровідникові схеми за рахунок вище описаних заходів є добре захищеними від о небажаних змін.
Незважаючи на вигідне виконання відповідних обмежувальній частині напівпровідникових схем щодо небажаного реактивування блоку ініціалізації, все таки може трапитися, що напівпровідникова схема піддається « зміні. З 50 ЕР 0 172 108 А1 розкриває напівпровідникову схему в інтегральному модулі, причому роз'єднувальна с з'єднувальна лінія між схемою і вивідом захищена за рахунок підключеної до "землі" вкриваючої пластинки. з» З'єднувальна лінія може бути досягнута тестовим зондом тільки тоді, якщо тестовий зонд проникне через цю вкриваючу пластинку, що приводить до короткого замикання тестового зонду. Тому тестовим зондом не можна зчитувати ніякого сигналу із з'єднувальної лінії. Якщо вкриваючу пластинку видалити, то роз'єднане з'єднання може бути знову з'єднано. і-й ОБ 5,473,112 розкриває інтегральну напівпровідникову схему, в якій доступ до енергонезалежного
Ге») запам'ятовуючого пристрою включається логічною схемою або через вхідні/вихідні контактні штирки з мультиплексорами. Керуюча лінія мультиплексорів захищена екрануючими лініями, що знаходяться на певному - потенціалі. Дослідження напівпровідникової мікросхеми через зчитування електронним променем або іонного -і 20 фрезерування приводить до короткого замикання керуючої лінії з екрануючою лінією за рахунок чого доступ через вхідні/вихідні контактні штирки до запам'ятовуючого пристрою стає неможливим. "м Завданням цього винаходу тому є надання в розпорядження відповідної обмежувальній частині напівпровідникової схеми, що має поліпшений захист від небажаних змін.
Це завдання вирішується відповідно до винаходу за рахунок відповідної обмежувальної частини 29 напівпровідникової схеми, що крім того має такі ознаки:
ГФ) - в області, принаймні, однієї з'єднувальної лінії передбачена, щонайменше, одна потенціальна лінія, що знаходиться в з'єднанні з блоком ініціалізації або, відповідно, із блоками ініціалізації; о - блок ініціалізації виконаний із можливістю переведення в неактивний стан при з'єднанні потенційної лінії або, відповідно, принаймні, однієї з потенційних ліній із з'єднувальною лінією або, відповідно, із бо щонайменше, однією із з'єднувальних ліній.
Завдання, що лежить в основі винаходу, вирішується крім того за рахунок відповідної обмежувальної частини напівпровідникової схеми, що має такі ознаки: - в області, принаймні, однієї з'єднувальної лінії передбачена, принаймні, одна потенційна лінія, що знаходиться в з'єднанні з робочим блоком або, відповідно, принаймні, з одним із робочих блоків; бо - робочий блок виконаний із можливістю переведення в неактивний стан при з'єднанні потенційної лінії або,
відповідно, принаймні, однією з потенційних ліній із з'єднувальною лінією або, відповідно, із, принаймні, однією із з'єднувальних ліній.
З подібними потенційними лініями реактивування роз'єднаної з'єднувальної лінії значно утруднюється.
Справа в тому, що потенційні лінії розташовані на якомога близькій відстані поруч із з'єднувальною лінією, що має по можливості малу ширину, а саме таким чином, що при спробі контактування з'єднувальної лінії з метою відновлення електричного з'єднання, виникає електрично провідний контакт або, відповідно, коротке замикання між з'єднувальною лінією і потенційною лінією. Подібне коротке замикання може зчитуватися робочим блоком і/ або блоком ініціалізації. При зчитуванні подібного короткого замикання робочий блок і/ або блок ініціалізації /о переходить у неактивний стан, що унеможливлює вистежування і/або зміну даних у запам'ятовуючому пристрої даних і вистежування функцій робочого блоку.
Потенційні лінії знаходяться переважно на визначеному, характерному потенціалі, що може особливо просто розпізнаватися робочим блоком або, відповідно, блоком ініціалізації. Внаслідок цього є можливість швидке і надійніше розпізнавати необхідність ремонту з'єднувальної лінії.
Далі, краще, якщо з'єднувальна лінія разом із потенційною лінією "закопана" у лежачому по можливості глибоко шарі напівпровідникової схеми. Якщо в спробі маніпуляції з'єднувальна лінія і потенційна лінія звільнені, тоді в напівпровідниковій схемі є глибока канавка, в якій з'єднувальну лінію можна тільки дуже складно контактувати не викликаючи короткого замикання з лежачою поруч потенційною лінією. За рахунок цього утворюється особливо надійна напівпровідникова схема.
У формі подальшого розвитку винаходу, принаймні, одна сполучна лінія і, принаймні, одна потенційна лінія виконані в основному паралельно одна одній. Подібна напівпровідникова схема може виготовлятися особливо просто.
Крім того, в області з'єднувальної лінії передбачені, принаймні, дві потенційні лінії. При подібному виконанні з декількома потенційними лініями навколо з'єднувальної лінії утворюється особливо надійна форма сч об Виконання відповідної винаходу напівпровідникової схеми. А саме, тоді є майже неможливим одержати доступ до з'єднувальної лінії без створення провідного з'єднання з потенційною лінією, що переводить блоки (8) напівпровідникової схеми в неактивний стан. За рахунок цього утворюється особливо надійна напівпровідникова схема.
Нарешті, відповідно до винаходу передбачено, що напівпровідникова схема оточена ізолюючим корпусом. У М зо зв'язку з подібним ізолюючим корпусом звільнення напівпровідникової схеми і з'єднувальної лінії додатково утруднюється так, що небажані зміни утруднюються. -
Винахід пояснюється нижче більш докладно кресленнями на однім прикладі виконання. «-
Фігура 1 показує відрізок з'єднувальної лінії відповідної винаходу напівпровідникової схеми у виді зверху;
Фігура 2 показує відрізок з'єднувальної лінії з фігури 1 у поперечному перетині; ісе)
Фігура З показує відрізок відповідної винаходу з'єднувальної лінії з фігури 2 після спроби з'єднання. ю
Фігура 1 показує виріз із відповідної винаходу напівпровідникової схеми.
Напівпровідникова схема має не показаний у цьому виді робочий блок і також не показаний у цьому виді блок ініціалізації, що знаходяться між собою у з'єднанні за допомогою з'єднувальної лінії 17 із шириною порядку 1мкм. Після виготовлення напівпровідникової схеми сполучна лінія 1 є роз'єднаною в місці роз'єднання А-В. В « області з'єднувальної лінії 1 і на відстані від неї порядку їмкм передбачена далі перша потенційна лінія 2 і з с друга потенційна лінія 3. Потенційна лінія 2 і потенційна лінія З знаходяться на певному потенціалі, що може зчитуватися як робочим блоком, так також і блоком ініціалізації. ;» Фігура 2 показує виріз напівпровідникової схеми з Фігури 1 у місці роз'єднання А-В у поперечному перетині.
Як особливо добре видно в цьому виді, з'єднувальна лінія 1, перша потенційна лінія 2 і друга потенційна
Лінія З розташовані в глибокому шарі напівпровідникової схеми, оточеної корпусом 4. с Фігура З показує відрізок відповідної винаходу напівпровідникової схеми з фігури 2 після спроби знову з'єднати один з одним перервані кінці з'єднувальної лінії 1 у місці роз'єднання А-В.
Ме, Для цієї мети корпус 4 знятий до висоти того шару напівпровідникової схеми, у якому лежать з'єднувальна - лінія 1, перша потенційна лінія 2 і друга потенційна лінія 3.
При цьому в області місця роз'єднання А-В виникла канавка 5, що проходить усередину корпусу 4 настільки,
Ш- що сполучна лінія 1 лежить вільно. При цьому були звільнені також перша потенційна лінія 2 і друга потенційна "М лінія 3.
Після заповнення канавки 5 електрично провідною масою б вільні кінці з'єднувальної лінії 1 знову електрично з'єднані один з одним. При цьому створюється також електрично провідне з'єднання між сполучною дв о Лінією 1, першою потенційною лінією 2 і другою потенційною лінією 3. Це опрошуються як робочим блоком, так і блоком ініціалізації так, що обидва блоки переводяться в неактивний стан, що перешкоджає вистежуванню
Ф) даних у робочому блоці. іме)
Claims (5)
1. Напівпровідникова схема, зокрема для застосування в інтегральному модулі, що має такі ознаки: - щонайменше один робочий блок, що містить схему керування і запам'ятовуючий пристрій, - щонайменше один блок ініціалізації для тестування і/або для ініціалізації робочого блока або робочих 65 блоків, - щонайменше один робочий блок з'єднаний Через щонайменше одну з'єднувальну лінію з щонайменше одним блоком ініціалізації, яка відрізняється тим, що: - з'єднувальна лінія (1) після виготовлення напівпровідникової схеми розірвана, - в області щонайменше однієї з'єднувальної лінії (1) передбачена щонайменше одна потенціальна лінія (2, 3), з'єднана з блоком ініціалізації або з блоками ініціалізації, - блок ініціалізації виконаний із можливістю переведення в неактивний стан при з'єднанні потенціальної лінії або щонайменше однієї з потенціальних ліній (2, 3) із з'єднувальною лінією (1) або із щонайменше однією із з'єднувальних ліній.
2. Напівпровідникова схема, зокрема для застосування в інтегральному модулі, що має такі ознаки: 70 - щонайменше один робочий блок, що містить схему керування і запам'ятовуючий пристрій, - щонайменше один блок ініціалізації для тестування і/або для ініціалізації робочого блока або робочих блоків, - щонайменше один робочий блок з'єднаний Через щонайменше одну з'єднувальну лінію з щонайменше одним блоком ініціалізації, яка відрізняється тим, що: - з'єднувальна лінія (1) після виготовлення напівпровідникової схеми розірвана, - в області щонайменше однієї з'єднувальної лінії (1) передбачена щонайменше одна потенціальна лінія (2, 3), з'єднанана з робочим блоком або щонайменше з одним із робочих блоків, - робочий блок виконаний із можливістю переведення в неактивний стан при з'єднанні потенціальної лінії або щонайменше однієї з потенціальних ліній (2, 3) із з'єднувальною лінією (1) або із щонайменше однією із з'єднувальних ліній.
3. Напівпровідникова схема за пунктом 1 або 2, яка відрізняється тим, що щонайменше одна з'єднувальна лінія (1) ії щонайменше одна потенціальна лінія (2, 3) виконані в основному паралельно одна одній.
4. Напівпровідникова схема за будь-яким з попередніх пунктів, яка відрізняється тим, що в області з'єднувальної лінії (1) передбачені щонайменше дві потенціальні лінії (2, 3). сч
5. Напівпровідникова схема за будь-яким з попередніх пунктів, яка відрізняється тим, що напівпровідникова схема оточена ізолювальним корпусом (4). і) у у «- (Се) Іс)
- . и? 1 (о) - -і що іме) 60 б5
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19634135A DE19634135C2 (de) | 1996-08-23 | 1996-08-23 | Halbleiterschaltung, insbesondere zur Verwendung in einem integrierten Baustein |
| PCT/DE1997/001460 WO1998008154A1 (de) | 1996-08-23 | 1997-07-10 | Gegen äussere eingriffe gesicherte halbleiterschaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA56177C2 true UA56177C2 (uk) | 2003-05-15 |
Family
ID=7803529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA99020999A UA56177C2 (uk) | 1996-08-23 | 1997-10-07 | Напівпровідникова схема, захищена від зовнішніх впливів |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US6078537A (uk) |
| EP (1) | EP0920659B1 (uk) |
| JP (1) | JP3305330B2 (uk) |
| KR (1) | KR100311119B1 (uk) |
| CN (1) | CN1129826C (uk) |
| AT (1) | ATE219260T1 (uk) |
| BR (1) | BR9711641A (uk) |
| DE (2) | DE19634135C2 (uk) |
| ES (1) | ES2178783T3 (uk) |
| IN (1) | IN191987B (uk) |
| RU (1) | RU2189071C2 (uk) |
| UA (1) | UA56177C2 (uk) |
| WO (1) | WO1998008154A1 (uk) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8036788B2 (en) * | 1995-06-07 | 2011-10-11 | Automotive Technologies International, Inc. | Vehicle diagnostic or prognostic message transmission systems and methods |
| US20080161989A1 (en) * | 1995-06-07 | 2008-07-03 | Automotive Technologies International, Inc. | Vehicle Diagnostic or Prognostic Message Transmission Systems and Methods |
| ATE350766T1 (de) * | 2000-08-21 | 2007-01-15 | Infineon Technologies Ag | Vorrichtung zum schutz einer integrierten schaltung |
| JP6294530B2 (ja) * | 2017-03-22 | 2018-03-14 | ヒューレット パッカード エンタープライズ デベロップメント エル ピーＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ Ｅｎｔｅｒｐｒｉｓｅ Ｄｅｖｅｌｏｐｍｅｎｔ ＬＰ | 電子デバイス用シールド |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131942A (en) * | 1977-01-10 | 1978-12-26 | Xerox Corporation | Non-volatile storage module for a controller |
| FR2569054B1 (fr) * | 1984-08-10 | 1986-11-28 | Eurotechnique Sa | Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre |
| GB2182176B (en) * | 1985-09-25 | 1989-09-20 | Ncr Co | Data security device for protecting stored data |
| GB2182467B (en) * | 1985-10-30 | 1989-10-18 | Ncr Co | Security device for stored sensitive data |
| DE3706251A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung |
| GB2206431B (en) * | 1987-06-30 | 1991-05-29 | Motorola Inc | Data card circuits |
| US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
| RU2024110C1 (ru) * | 1991-04-10 | 1994-11-30 | Научно-исследовательский институт точной технологии | Интегральная микросхема |
| US5369299A (en) * | 1993-07-22 | 1994-11-29 | National Semiconductor Corporation | Tamper resistant integrated circuit structure |
| US5473112A (en) * | 1993-09-13 | 1995-12-05 | Vlsi Technology, Inc. | Security circuitry with select line and data line shielding |
| US5721837A (en) * | 1993-10-28 | 1998-02-24 | Elonex I.P. Holdings, Ltd. | Micro-personal digital assistant including a temperature managed CPU |
-
1996
- 1996-08-23 DE DE19634135A patent/DE19634135C2/de not_active Expired - Fee Related
-
1997
- 1997-07-10 BR BR9711641A patent/BR9711641A/pt not_active Application Discontinuation
- 1997-07-10 WO PCT/DE1997/001460 patent/WO1998008154A1/de not_active Ceased
- 1997-07-10 AT AT97932758T patent/ATE219260T1/de active
- 1997-07-10 RU RU99105732/09A patent/RU2189071C2/ru active
- 1997-07-10 CN CN97197407A patent/CN1129826C/zh not_active Expired - Lifetime
- 1997-07-10 EP EP97932758A patent/EP0920659B1/de not_active Expired - Lifetime
- 1997-07-10 ES ES97932758T patent/ES2178783T3/es not_active Expired - Lifetime
- 1997-07-10 DE DE59707516T patent/DE59707516D1/de not_active Expired - Lifetime
- 1997-07-10 JP JP51023698A patent/JP3305330B2/ja not_active Expired - Fee Related
- 1997-07-21 IN IN1358CA1997 patent/IN191987B/en unknown
- 1997-10-07 UA UA99020999A patent/UA56177C2/uk unknown
-
1999
- 1999-02-11 KR KR1019997001129A patent/KR100311119B1/ko not_active Expired - Fee Related
- 1999-02-23 US US09/255,992 patent/US6078537A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1998008154A1 (de) | 1998-02-26 |
| ES2178783T3 (es) | 2003-01-01 |
| ATE219260T1 (de) | 2002-06-15 |
| DE19634135A1 (de) | 1998-02-26 |
| JP2000502510A (ja) | 2000-02-29 |
| BR9711641A (pt) | 1999-08-24 |
| DE19634135C2 (de) | 1998-07-02 |
| KR100311119B1 (ko) | 2001-11-03 |
| CN1129826C (zh) | 2003-12-03 |
| CN1228853A (zh) | 1999-09-15 |
| JP3305330B2 (ja) | 2002-07-22 |
| EP0920659B1 (de) | 2002-06-12 |
| IN191987B (uk) | 2004-01-31 |
| RU2189071C2 (ru) | 2002-09-10 |
| EP0920659A1 (de) | 1999-06-09 |
| KR20000068112A (ko) | 2000-11-25 |
| US6078537A (en) | 2000-06-20 |
| DE59707516D1 (de) | 2002-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4447716A (en) | Information card | |
| TW471144B (en) | Method to prevent intrusions into electronic circuitry | |
| US5016086A (en) | IC card | |
| KR100232940B1 (ko) | 정보기억장치 및 그것을 이용한 정보처리장치 | |
| KR20000062452A (ko) | 포스트-패키지 디램 리페어를 위한 안티퓨즈 회로 | |
| KR100417042B1 (ko) | 카드형데이터매체와데이터매체용리드프레임 | |
| JP3454471B2 (ja) | 半導体装置 | |
| US4361756A (en) | Personal card comprising a safety switch | |
| US4409471A (en) | Information card | |
| EP0874401B1 (en) | Semiconductor device having a protective wiring layer | |
| UA56177C2 (uk) | Напівпровідникова схема, захищена від зовнішніх впливів | |
| KR100389710B1 (ko) | 데이터캐리어카드 | |
| US7878367B2 (en) | Blister pack system which assures a reliable contact making when an item is removed | |
| US7104459B2 (en) | Information storage apparatus and information processing apparatus using the same | |
| US5925928A (en) | Data carrier card, assembly of at least two data carrier cards and method of accessing at least one of the data carrier cards | |
| JPH0241073B2 (uk) | ||
| KR19980020175A (ko) | 릴(reel)형 인쇄회로기판 | |
| KR101540758B1 (ko) | Ic카드의 보안모듈 및 그를 포함하는 ic카드 단말기 | |
| JP2607649B2 (ja) | メモリカード | |
| KR200375509Y1 (ko) | 신호 분리 장치를 구비한 듀얼 인터페이스 메모리 카드 | |
| MXPA99001741A (en) | Semiconductor circuit secure against outside accesses | |
| KR900002857Y1 (ko) | 정보 카아드 | |
| JPS6345658A (ja) | 書込禁止／解除設定機構 | |
| KR20030012975A (ko) | 퓨즈 보호 메탈을 갖는 반도체 메모리 장치 | |
| JPS60220955A (ja) | フラツトパツケ−ジ型半導体装置 |