WO1987005453A1 - Circuit de comptage - Google Patents

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WO1987005453A1
WO1987005453A1 PCT/JP1987/000136 JP8700136W WO8705453A1 WO 1987005453 A1 WO1987005453 A1 WO 1987005453A1 JP 8700136 W JP8700136 W JP 8700136W WO 8705453 A1 WO8705453 A1 WO 8705453A1
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pulse
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circuit
counting
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Inventor
Keiji Sakamoto
Yukio Toyozawa
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Fanuc Corp
Original Assignee
Fanuc Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/86—Pulse counters comprising counting chains; Frequency dividers comprising counting chains reversible
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/12—Output circuits with parallel read-out
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation

Definitions

  • Kiyoshi relates to a counter circuit that counts the number of pulses, and in particular, a counter that counts the number of pulses input asynchronously during a certain period. This is related to the counter circuit.
  • Numerically controlled machine tools use many servo mechanisms.
  • This numerically controlled servo mechanism has an electric motor for directly driving the machine.
  • This electric motor is provided with a pulse coder, which outputs a pulse proportional to the instantaneous rotation speed of the electric motor and outputs the information to the control circuit.
  • the motor is fed back to the road and the electric motor is speed-controlled.
  • the instantaneous speed detection by the pulse coder is performed by reversing the pulse output from the pulse coder by a counter circuit. This is done by counting the numbers.
  • a counter circuit has been used in many parts, such as a circuit that calculates the difference between the commanded rotational speed and the current rotational speed.
  • A is a synchronization circuit that synchronizes the input pulse AP up or AP dn and outputs a synchronization pulse SP UP or SP dn
  • B is a control port. It is a circuit.
  • the enable circuit ENB switches the counter C to the control circuit B. Activate, UP or DN.
  • the number of pulses is counted by this counter C, and by the next INTR input, the count result of the counter C up to that point is made to register D by gd fe. Also, clear counter C.
  • FIG. 7 is a timing chart of such a power supply circuit
  • FIGS. 8 and 9 are enlarged views of the signal waveforms of FIG. It is an imminent chat.
  • FIG. 8 is a timing chart showing an enlarged view of FIG.
  • the phase is shifted so that it is synchronized with the pulse INTR and does not overlap with it.
  • a timing signal I is generated and a ⁇ pulse SP UP that overlaps the pulse INTR as indicated by a in FIG. 7 (c) occurs, This is shifted to the position of the timing signal I, and as shown in FIG. 9 (e), the timing of the timing signal I which may overlap with the pulse INTR, as shown in FIG. 9 (e).
  • the control is performed by the control circuit B so as not to cause a misslatch.
  • the clock signal CLK is divided by a certain number of times to form the timing signal I.
  • Lus AFiip and APdn could not be increased.
  • the invention is intended to solve such problems of the prior art. Therefore, the purpose of the invention is to miscount incoming cavities and improve the counting accuracy. It is an object of the present invention to provide a counter circuit that does not cause deterioration.
  • Another object of the present invention is to provide a counter circuit which does not generate a miss even if the input pulse is raised. .
  • the invention is an input that is input asynchronously during a certain period.
  • a counter circuit characterized by having a means for latching the count value to a register and a means for clearing the count value of the counting means.
  • a pulse for starting the operation of clearing the count value while the register value is latched from the counting means and the operation of clearing the count value is generated. If an input pulse is applied to the counter circuit during this period, the counting operation is continued without clearing the count value, and then the register is used. Mismatch does not occur because the count value is latched.
  • a timing signal obtained by dividing a clock signal is not used unlike a conventional counter circuit, a counter capable of high-speed pulse processing is used. A circuit is obtained.
  • FIG. 1 is a block diagram showing a schematic configuration of an embodiment of the invention *
  • FIG. 2 is a diagram showing an operation timing of the embodiment
  • FIG. 4 is an explanatory diagram showing the input / output relationship of the control circuit
  • FIG. 5 is a configuration showing an example of the control circuit.
  • Fig. 6 is a block diagram showing an example of a conventional counter circuit.
  • Figs. 7 to 9 show the timing of the input / output signals of each part of the circuit in Fig. 6.
  • FIG. 1 is a block diagram of the counter circuit of the invention
  • FIG. 2 is a timing chart
  • FIG. 3 is a state transition diagram of the control circuit
  • FIG. Figure 4 is an illustration of the input / output relationship
  • Figure 5 is It is a circuit diagram of a troll circuit.
  • the counter circuit of the present invention includes a synchronous circuit A similar to the conventional circuit and an down-counter C 'having a synchronous load. , A register D, an up-down power counter C, a control circuit B ′ for controlling the operation of the register D, and a synchronous circuit A.
  • the pulse is distributed to the up / down counter C and the control circuit B, and the determination signal of the up / down of the noise is also transmitted.
  • It has a gate circuit F using an gate that creates an output, and a register D that stores the count value is a latch pulse; i LAT If the synchronization pulse up / dn is input to the counter C 'from the synchronization circuit A while resetting, the counter C' is reset.
  • control circuit B holds the state St while the pulse signal INTR for determining the operation cycle does not come.
  • This state S i indicates that the counter is ready for the input pulse in the counter circuit.
  • ILD i ILD 2 output.
  • the result is 0, indicating that the status quo has been maintained.
  • the missatch due to the overlap of the input pulse INTR and the enable signal ENB is reduced by the timer.
  • the control circuit B and the latch circuit are used. Controlling the pulse ii LAT and the load pulse ⁇ LD to directly determine the period, the overlap between the pulse signal INTR and the enable pulse ENB Prevents mis-latch on Star D ing .
  • the control circuit B ′ is connected to the counter C ′ by a load node, ⁇ . It outputs iLD and ⁇ -mode ILD 1 and ILD 2, and outputs latch pulse: ic LAT to register D. .
  • the up-down counter C ' is configured as an up-down counter having a synchronization port.
  • a gate circuit F is provided between the synchronous circuit A and the up-counter C 'to input either of the synchronous pulses SP up and SP dn.
  • FIG. 5 shows a specific example of the configuration of the control circuit B, of the embodiment, and is based on the explanatory diagram showing the input / output relationship of FIG. The detailed configuration and its operation are explained.
  • the human power pulse SP up or SP dn input to the gate circuit F as an up or down pulse is an enable pulse, and It is supplied to the set side of the flip-flop Q i which is synchronized with the clock pulse C! L ⁇ through an AND gate ⁇ .
  • the pulse signal INTR which determines the counting cycle, is set to the flip-flop Q0 synchronized with the clock pulse * CLK via the AND gate a2. Supplied to the side ing .
  • the reset output of Q o is ⁇ 3 ⁇ 4 via ai. Is returned to the cell Tsu-up side, and through a re Se Tsu DOO output and a 2 of the Q i to also when it is returned to the cell Tsu-up side of the Q 0, A down de gate a
  • the A down-de-Gate a 4 or et al., Q i, Q o is also on the back Tsu door-out in La Tsu Chiparu scan ⁇ LAT of the door state is output, a 5 or et al., Q t, Q . Mouth when one of them is in the set state. Loss LD is output. Then, in that state, according to the input of the input pulses SP UP and SP dn, ⁇ -nodes ILD i and ILD 2 are output.
  • the counter circuit is an up-down counter.
  • the present invention is not limited to this. You can also use a counter.
  • the invention is not only used for digital servo circuits, but also for frequency measurement power and digital measurement systems in the technical field of measurement. It can also be used in the measurement and measurement technical fields, such as for use in measurement circuits of various types, and its application can be extended to the technical field of communications. ⁇ That's it.

Landscapes

  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Description

明 細 書
カ ウ ン タ 回路 技 術 分 野
*癸明 は 、 パ ル ス の 数 を 計 数 す る カ ウ ン タ 回路 に 関 し 、 特 に 、 一定周期 の間に、 非同期的に 入力 され る パ ル ス の数 を計数す る カ ウ ン タ 回路に関する も の で あ る 。 背 景 技 術
数値制御工作機械は、 多 く のサー ボ機構を使用 し て い る 。 こ の数値制御サ ー ボ機構は、 機械を直接駆動 させ る 電動モ ー タ を 有する 。 こ の電動モ ー タ に はパ ル ス コ ー ダ が設け られ、 これに よ り 刻々 の電動モー タ の回転速度 に 比 例 し た パ ル ス が 出 力 さ れ 、 そ の 情報 が制御 回 路 に フ ィ ー ド バ ッ ク さ れ て こ の電動 モ ー タ は速度制街 さ れ る 。 こ の よ う なサー ボ機構において、 ノ ル ス コ ー ダ に よ る 刻 々 の速度検出は 、 パル ス コ ーダか ら 出力 さ れ る バ ル ス を カ ウ ン タ 回路に よ リ バル ス計数する こ と に よ り 行わ れ る 。 最近、 サ ー ボ機構全体をマ イ ク ロ コ ン ピ ュ ー タ で 制御 し 、 回路全体 を デ ジ タ ル化 す る よ う に な つ てか ら は 、 前記速度検出 の他 にた と えば指令回転速度 と 現在の 回転速度 と の差を計算する回路など、 多 く の部分に カ ウ ン タ 回路が使用 され る よ う に な っ た。
従来か ら使用 され て い る上述の如き カ ウ ン タ 回路に 、 第 6 図 に示す よ う な 回路が知 られてい る 。 こ の カ ウ ン タ 回路を説明す る と 、 A は、 入力パル ス A P u p又 は A P dn の同期 を取 り 、 同期パ ル ス S P UP又は S P dnを 出力す る 同期回路、 B は、 コ ン ト 口 一ル回路であ る 。 こ の コ ン ト ロ ール 回路 B に タ イ ミ ン グ回路 Eか ら の一定周期 の パ ル ス I N T R が入力 さ れ る と 、 ィ ネ ー ブノレ ノ リレ ス E N B が カ ウ ン タ C を 動作 さ せ、 U P 又は D N の ノ、。 ル ス数が こ の カ ウ ン タ C で計数 さ れ、 次の I N T R の 入 力 に よ り それ ま で の カ ウ ン タ C で の計数結果を レ ジ ス タ D に gd fe さ せ る と 共 に、 カ ウ ン タ C を ク リ ァする 。
第 7 図 は 、 こ の よ う な 力 ゥ ン タ 回 路 の タ イ ミ ン グ チ ャ ー ト 、 第 8 図、 第 9 図は、 第 7 図の各信号波形 を拡 大 し て示す タ イ ミ ン グチ ヤ 一 ト であ る 。
第 7 図 （ c ) に示 される入力パル ス S P upに 、 パ ル ス I N T R と 重 な っ て入力 されるパル ス a が存在する と 、 レ ジ ス タ D を ラ ッ チ す る際に ミ ス ラ ッ チが生ず る恐れが あ っ た。 第 8 図は、 第 7 図を拡大 して こ れを説明する タ イ ミ ン グ チ ャ ー ト で あ る 。
こ の よ う な 欠点を 解消する ため、 第 9 図の タ イ ミ ン グ チ ャ ー ト に示す よ う に 、 パル ス I N T R に同期 されかつ これ と 重な ら ない よ う に位相をずら した タ イ ミ ン グ信号 I を発生 させ 、 第 7 図 （ c ) に おい て a で示す よ う なパ ル ス I N T R と 重な っ たノ、 βル ス S P UPが発生 し た場合 に は、 こ れを タ イ ミ ン グ信号 I の位置ま でず らせて、 第 9 図 （ e ) に示す よ う に 、 パル ス I N T R と 重な ら な ゝ ょ う な タ イ ミ ン グの イ ネ 一 ブルパ ル ス E N B を形成 し こ れ を カ ウ ン ト し 、 ミ ス ラ ッ チが生 じ な い よ う に コ ン ト 口 一 ル 回 路 B で 制 御 し て い た 。 こ の よ う な制御 を 行 な う と き 、 ク ロ ッ ク ノくル ス C L K を何分周力、 し て タ イ ミ ン グ信 号 I を 形成 し て い る の で 、 入 カ ノ、'ル ス A F ii p , A P d nの 周波数 が上 げ ら れ な い と い う 問題があ っ た。
*発明 は こ の よ う な従来技術の問題点 を 解消 し ょ う と す る も の で ぁ リ 、 そ の 目 的は 、 入カバル ス を ミ ス ラ ッ チ し て カ ウ ン ト 精度 を 低下せ し め る こ と が な い よ う な カ ウ ン タ 回路 を提供 し よ ラ と す る も のであ る 。
ι ο 本発明 の他 の 目 的 は 、 入力パル ス の ス ヒ" 一 ド を 上 げ て も ミ ス ラ ツ チ が生 じ な い よ う な カ ウ ン タ 回路 を 提供す る と に あ る 。
発 明 の 開 示
*発明 は 、 一定周 期 の間 に 、 非同期的 に 入力 さ れ る 入
1 5 力パル ス の数 を 計数 し レ ジ ス タ に記憶す る カ ウ ン タ 回路 に おい て 、 一定 の 周期内 に発生す る 入力 パル ス を 計数 す る 手段 と 、 該計数手段 での計数値を レ ジ ス タ に ラ ッ チ す る と と も に 該計数手段 を ク リ ァ し て次の 計数周期 を開 す る パル ス を 発生 さ せ る 手段 と 、 該パル ス の発生中 に 入
2 0 力パル ス が印 加 され た と き該計数値 を ク リ ア せ ず に 計数 動作 を 継铳 さ せ該入 力パル ス を計数 させ る 手段 と 、 該入 力パル ス の計数後 に そ の計数値を レ ジ ス タ に ラ ツ チす る と と も に 該計数手段 の計数値を ク リ ア す る 手段 と を 有 す る こ と を 特徴 と す る カ ウ ン タ 回 路 を 提供す る こ と に よ
2 5 り 、 従来技術 の 問題 点 を解消す る も の で あ る 。 そ し て *発明 は、 計数手段か らその計数値を レ ジ ス タ ヘ ラ ッ チす る と と も に その計数値を ク リ ァする 動作を 開 始す る ための パル ス が発生 し ている間に 、 カ ウ ン タ 回路 に入力パル ス が印加 される と 、 計数値を ク リ ァ す る こ と な く こ の計数動作を 齄続させ、 そ の後 に レ ジ ス タ で計数 値を ラ ッ チす る の で、 ミ ス ラ ッ チは起 ら ない。 また、 従 来の カ ウ ン タ 回路の如 く ク ロ ッ ク信号を分周 し て得 られ る タ イ ミ ン グ信号を使用 し ないので、 パル ス の高速処理 が可能な カ ウ ン タ 回路が得られる。 図 面 の 簡 単 な 説 明
第 1 図 は ， *発明 の一実施例 の 概略 の構成 を示す ブ ロ ッ ク 図、 第 2 図は 、 同実施例の動作タ イ ミ ン グを示す 図、 第 3 図は 、 コ ン ト α—ル回路の状態遷移を示す図 、 第 4 図 は 、 コ ン ト ロ ー ル 回路 の 入 出 力関係を 示す説明 図、 第 5 図は 、 コ ン ト ロ ール回路の一例 を示す構成説明 図、 第 6 図ほ 、 従来の カ ウ ン タ 回路の一例を示すブ ロ ッ ク 図、 第 7 図〜 第 9 図は、 第 6 図回路の各部入 出力信号 の タ イ ミ ン グ を示す図であ る 。 発明 を実施す る ための最良の形態
以下 、 図 に ょ リ *発明の一実施例を説明す る 。
第 1 図は太発明の カ ウ ン タ 回路の ブ ロ ッ ク 図、 第 2 図 は タ イ ミ ン グチ ャ ー ト 、 第 3 図はコ ン ト ロ ー ル回路の状 態遷移図、 第 4 図は入出力関係の説明図、 第 5 図は コ ン ト ロ ー ル回路の回路図であ る 。
木発明 の カ ウ ン タ 回路は、 第 1 図に示す よ う に 、 従来 回路 と 同様の同期回路 A と 、 同期ロ ー ド を有す る ア ツ ブ ダ ウ ン カ ウ ン タ C ' と 、 レ ジ ス タ D と 、 ア ツ プ ダ ウ ン 力 ゥ ン タ C ， と レ ジ ス タ D の動作を制御す る コ ン ト ロ ー ル 回路 B ' と 、 同期回路 Aか ら 出力された パ ル ス を ア ッ プ ダ ウ ン カ ウ ン タ C ， と コ ン ト ロ ール回路 B ， に 振 り 分 け る と と も に ノ ル ス の ア ッ プダ ウ ンの判定信号を作成す る オ ア ゲ 一 ト を 用 い た ゲ 一 ト 回路 F と 力 ら な る 構成を有 し 、 計数値を 記憶す る レ ジ ス タ D が ラ ッ チパ レ ス ； i L A T に よ リ セ ッ ト され て い る と き に、 カ ウ ン タ C ' に同期 回路 A か ら 同期 パ ル ス u p / d n が入力 され る場合 に は 、 カ ウ ン タ C ' を 口 一 ド ノ ル ス ； ic L D に よ リ ブ リ セ ッ ト し て ロ ー ド I L D i , I L D 2 出力を 発生す る こ と に よ り 、 ク ロ ッ ク パル ス C L K の立上 り 、 及び立下 リ の い ずれの タ イ ミ ン グで も 入力ノヽ'ル ス A P up , A P dnの 力 ゥ ン ト を 行 な っ て い る の で、 入力パル ス の高速処理 を実現 で き る 。
次 に 、 こ の よ う な *発明実施例の カ ウ ン タ 回路の作用 に つ い て 、 第 2 図、 第 3 図に ょ リ 説明す る 。
( 1 ) コ ン ト ロ ー ル回路 B ' は、 動作周期 を块定す る パ ル ス 信号 I N T R が来 な い 間 、 状態 S t を保持 し て い る 。 こ の状態 S i は 、 カ ウ ン タ 回路 に お け る 入力バ ル ス に対す る カ ウ ン ト の準備完了 を示す も の で あ る 。 こ の と き 、 コ ン ト ロ ー ル 回 路 B ， か ら の ： fc L A T ( = L A T ) , 氺 L D ( = L D ) , I L D i , I L D 2 の各出 力 ノ、。 ル ス は 0 で 、 現状維持 と な っ てい る 。
( 2 ) コ ン ト ロ ー ル 回路 B ， に入力す る パ ル ス信号 I N T R に よ リ 、 コ ン ト ロ ー ル回路 B ， の状態は S i (準備 完了） か ら S 2 ( ラ ッ チ） に遷移 し 、 レ ジ ス タ D を ラ ッ チ ノ、' ル ス 氺 L A T に よ リ ラ ツ チ状態にセ ッ ト す る 。 こ の 時、 入力パ ル ス S P up又は S P dnがあれ ば、 コ ン ト 口 一 ル回路 B ' イ ネ一 ブ パル ス E N B に よ リ 現状維持 と な り 、 こ の ラ ッ チ状態を統け る 。
( 3 ) 入力パ ル ス S P up又は S P dnのい ずれ も が入力 し な けれ ば、 オ ア 回路 F 力 らの負論理の イ ネ 一 ブ ル ノく ル ス E N B に よ リ 、 コ ン ト ロ ー ル回路 B ， は こ の ラ ッ チ状態 S 2 か ら S s ( ロ ー ド） に遷移する 。 こ の と き 口 一 ド ノ ル ス ： C L D 力 S出力され、 これ に よ り カ ウ ン タ C ， を プ リ セ ッ ト し 、 次 の ク ロ ッ ク ノヽ。ル ス C L K に 同期 し て ロ ー ド パル ス 氺 L D が立 ち 上が り 1 に な っ て、 コ ン ト ロ 一 ル 回 路 B ' の状態 は ロ ー ド S s か ら再び S i (準備完 了 ） に 移す る 。
こ の よ う に し て 、 本発明 に おいては 、 入カ ノ ル ス I N T R と イ ネ 一 ブ ル ノヽ * ル ス E N B と の 重 な り に よ る ミ ス ラ ッ チ を 、 タ イ ミ ン グ信号 I を用い て防止す る 従来方法 に替え て 、 コ ン ト ロ ー ル回路 B ， に よ り 、 ラ ッ チノヽ。ル ス ii L A T と ロ ー ド パ ル ス 氺 L D と を制御 し て 、 直接 に 周 期 を定 め る パ ル ス信号 I N T R と ィ ネ ー ブルパ ル ス E N B と の重 な リ に よ る レ ジ ス タ D での ミ ス ラ ッ チ を 防止 し て い る 。
第 1 図 の本発明 の カ ウ ン タ 回路を第 6 図 の従来回路 と 対 比 す る と 、 ン ト ロ ー - ル 回 路 B ' が カ ウ ン タ C ' に ロ ー ド ノ、 βル ス ； i L D と ， α— ド I L D 1 , I L D 2 を 出 力 し 、 レ ジ ス タ D に 対 し て ラ ッ チパル ス ： ic L A T を 出 力 す る よ う に構成 さ れ て い る 。 ま た、 ア ッ プ ダ ウ ン カ ウ ン タ C ' が、 同期 口 一 ド を有す る ア ツ プ ダ ウ ン 力 ゥ ン タ と し て構成 さ れ る 。 更 に 、 同期回路 A と ア ッ プ ダ ゥ ン カ ウ ン タ C ' と の 間 に は 、 ゲ ー ト 回路 F を設 け 、 同期パ ル ス S P u pと S P d nの い ずれかが入力 され る と 、 ィ ネ ー ブ レ ノヽ β ル ス Ε Ν B が ア ッ プ ダ ゥ ン カ ウ ン タ C ' に 出 力 さ れ る よ う に 構成 さ れ て い る 。 また、 刖記同期 パル ス S P u pと S Ρ は 、 コ ン ト π — ル 回 路 B に も 入 力 さ れ て い る 。
第 5 図 は 、 同実施例 の コ ン ト ロ ー ル回路 B ， の構成 の 具体例 を示す も の で あ っ て 、 第 4 図の入 出 力関係 を示す 説明 図 に基づ き 、 さ ら に詳細構成 と そ の 動作 に つ い て 説 明 す る 。
ア ッ プ ま た は ダ ウ ン バル ス と し てゲ 一 ト 回路 F に入 力 さ れ る 人力パ ル ス S P up又は S P d nは、 イ ネ 一 ブル パ ル ス Ε Ν Β と な り 、 ア ン ドゲー ト a 丄 を介 し て ク ロ ッ ク ノヽ ル ス C !L Κ に 同期す る フ リ ッ プ フ ロ ッ プ Q i の セ ッ ト 側 に供給 さ れ て い る 。 計数の周期 を定め る バル ス 信号 I N T R は ア ン ド ゲ 一 ト a 2 を介 し て ク ロ ッ ク ノヽ *ル ス C L K に 同期 す る フ リ ッ プ フ ロ ッ プ Q 0 の セ ッ ト 側 に 供給 さ れ てい る 。 Q o の リ セ ッ ト 出力は a i を介 し て <¾ 。 の セ ッ ト 側 に 戻 され、 Q i の リ セ ッ ト 出力は と a 2 を介 し て Q 0 の セ ッ ト 側 に 戻 される と と も に、 ア ン ド ゲー ト a
4 に 出 力 され てい る 。 Q o の セ ッ ト 出力 は それぞれア ン ド、ゲ ー ト a i , a s を介 し て Q l と Q o の セ ッ ト 側 に 戻 さ れ る と と も に 、 ア ン ド ゲ ー ト a s ， a ? に供給 され る 。 ま た Q i の セ ッ ト 出力は a s を介 し て <¾。 と の リ セ ッ ト 側 に 戻 され る と と も に、 a 5 ， a Ξ , a 7 に 出 力 されてい る 。
上記 ア ン ド ゲ ー ト a 4 か ら は 、 Q i ， Q o が と も に セ ッ ト 状態の と き に ラ ツ チパル ス氺 L A Tが出力 され 、 a 5 か ら は、 Q t ， Q。 のいずれかがセ ッ ト 状態の と き に 口 — ド ノ、。 ル ス 氺 L D が 出 力 さ れ る 。 そ し て そ の状態 で、 入力パル ス S P UPと S P dnと の入力 に応 じ 、 α— ド I L D i , I L D 2 を 出力 し ている 。
なお、 上記実施例 に おいて、 カ ウ ン タ 回路を 、 ア ッ プ ダ ウ ン カ ウ ン タ と し てい るが、 これに限定す る こ と は な く 、 単 にパル ス を係数する カ ウ ンタ を使用す る こ と も で さ る 。
また 、 こ の発明 を あ る程度詳細に その最 も好 ま し い数 値制御 サー ボ 回路の実旛態様について説明 したが、 そ の 好ま し い実施態様の説明は、 構成の詳細 な部分 につい て の変形、 請求の範囲 に記載された本発明 の精神 に反 し な いかぎ り で の種 々 な変形、 あ る いはそれ ら を組 み合せた も の に 変更す る こ と が で き る こ と は明 らか な こ と で あ る 産 業 上 の 利 用 可 能 性
术発明 は 、 デ ジ タ ル化 されたサー ボ 回路 に使用 され る の み な ら ず 、 測定 の 技術分野 に おけ る 周波数測定用 の 力 ゥ ン タ や 、 デ ジ タ ル計量 シ ス テ ム の計量 回路 に 使用 で き る な ど 、 計量 · 計測 の技術分野に も 使用 さ れ 、 さ ら に 通 信 の技術分野 に ま で応用範囲が広が る こ と は い う ま で も な レゝ こ と で あ る 。

Claims

0 一 請 求 の 範 囲
( 1 ) 一定周期の間 に 、 非同期的に入力 され る 入力パ ル ス の 数 を計数 し レ ジ ス タ に記億する カ ウ ン タ 回路は、 次 の手段 を含む ：
一定 の 周期 内 に 発生す る 入 力 パ ル ス を計数す る 手段 該計数手段 での計数値を レ ジ ス タ に ラ ツ チす る と と も に該計数手段 を ク リ ァ し て次の計数周期 開始する パル ス を癸生 させ る 手段 ；
該パ ル ス の発生中 に入力パル スが印加 された と き 該計 数値を ク リ ァ せずに計数動作を继続 させ該入力パ ル ス を 計数 さ せ る 手段 ；
該入 力 パ ル ス の 計 数後 に そ の計数値 を レ ジ ス タ に ラ ッ チ す る と と も に 該 計 数 手 段 の 計 数 値 を ク リ ア す る 手 段。
( 2 ) 前記計数手段はア ッ プダウ ンカ ウ ン タ で あ る こ と を 特 徴 と す る 請求 範 囲 第 （ 1 ) 項 記載 の カ ウ ン タ 回 路。
( 3 ) 前記非同期的 に入力される入力パ ル ス は 、 数値制 御サ一 ボ回路か ら の パ ル ス であ る こ と を特徵 と す る請求 範 囲 第 （ 1 ) 項 ま た は 第 （ 2 ) 項 記載 の カ ウ ン タ 回 路。
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JP61/045984 1986-03-03
JP61045984A JPS62203420A (ja) 1986-03-03 1986-03-03 カウンタ回路

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