WO1994002992A1 - Circuit a fonctionnement logique anti-defaillance recourant a un couplage electromagnetique - Google Patents

Circuit a fonctionnement logique anti-defaillance recourant a un couplage electromagnetique Download PDF

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WO1994002992A1
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Norihiro Asada
Masakazu Kato
Koichi Futuhara
Masayoshi Esashi
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Nippon Signal Co Ltd
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Nippon Signal Co Ltd
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits

Definitions

  • the present invention relates to a fail-safe logic operation circuit using electromagnetic coupling, which can increase the integration (miniaturization) of the logic operation circuit and lower the output potential.
  • This is used for coupling capacitors, clamp diodes, and rectifiers, which are represented by two values, a logical value 1 (with output) and a logical value 0 (no output) and that do not mistake the logical value 1 when a fault occurs.
  • the signals are rectified by an addition operation circuit using a voltage doubler rectifier circuit composed of a diode and a smoothing condenser, the signal levels of these signals are added, and the signals are converted into multi-level signals corresponding to the number of input signals. Then, when a failure occurs, the output signal becomes zero (corresponding to the logical value 0). It generates a binary output signal represented by 0.
  • the above-mentioned file-safe logic operation circuit structure has the following three features.
  • the AND operation and the OR operation are the same circuit configuration, and are programmable because it is possible to determine which logical operation is to be performed by selecting a threshold value.
  • the short young properly to any one of the capacitor and diode constituting the voltage doubler rectifier circuit occurs failure of breaking, the additional value P of the input signal P i binary, + P 2 + ⁇ ⁇ •
  • the logic value of + Pagitis erroneous in the direction of decreasing, and the threshold operation element does not erroneously produce an output of logic value 1 due to a failure, so that at least there is no input signal P; It has the characteristic of not generating an output of logical value 1.
  • the third is to add multiple input signals P i that are not erroneous to logical value 1 and convert it to a multi-value that is not erroneous to the higher logical value.
  • the above-described logical operation circuit has a structure in which the output of a binary input signal is stored as an electric charge in a capacitor and then added, there is a problem that miniaturization (integration) of the logical operation circuit is limited. Having.
  • the present inventors have proposed an ultra-miniature transformer by using a semiconductor manufacturing process technology and forming a plurality of coils insulated from each other on an insulating substrate in a film pattern by vapor deposition, sputtering, or the like. (Refer to Japanese Patent Application No. Hei 4-1-16455).
  • the present invention has been made in view of the above circumstances, and performs a logical operation of an input signal by using a magnetic flux generated in a coil, thereby lowering the potential of the operation output and further integrating the logical operation circuit.
  • An object of the present invention is to provide a fail-safe logic operation circuit that can be implemented.
  • the present invention provides a logical value 1 corresponding to the high energy state and a low energy level.
  • a plurality of electromagnetically-coupled primary coils to which a plurality of mutually synchronized AC input signals each represented by a binary logical variable having a logical value of 0 corresponding to a lugi state are input, and all of the plurality of primary coils
  • a secondary coil that electromagnetically couples with the secondary coil and generates an output according to the added value of the magnetic flux generated from each primary coil, and a secondary output level of the transformer is determined, and based on the output level,
  • a level test circuit that generates a logical value of 1 corresponding to a high energy state and a logical value of 0 corresponding to a low energy state, and outputs a logical value of 0 in the event of a failure.
  • the addition operation of the input signal represented by the binary logical value is performed by using a transformer using electromagnetic coupling, and the level is tested to generate a binary logical output signal.
  • the level of the logical operation output potential can be reduced.
  • the level test circuit may be a shunt circuit that performs a threshold operation, or a window comparator that performs a window operation.
  • the transformer includes a plurality of primary coils formed of a film pattern, the periphery of which is covered with an insulator and insulated from each other and laminated on an insulating substrate; and a plurality of primary coils formed of a film pattern and the periphery of which is covered with an insulator.
  • the terminal arrangement of the primary coil to be laminated is different from the terminal of one of the adjacent primary coils which is held at a constant potential and the other of the primary coil. If the primary coil's signal input terminal is configured to overlap, even if a short-circuit failure occurs in the upper and lower primary coils, there is no fear that a single input signal will excite a plurality of primary coils.
  • the magnetic layer covering the primary and secondary coils of the transformer may be formed by pressing a holding plate member formed in advance corresponding to the number of transformers in the vertical direction of the insulating substrate. If the configuration is adopted in which both coils are covered with a magnetic material layer, the manufacturing cost can be reduced.
  • a plurality of synchronized AC input signals which are represented by binary logical variables of a logical value 1 corresponding to the high energy state and a logical value 0 corresponding to the low energy state and divided into two groups, are input.
  • the first output signal according to the sum of the in-phase generated magnetic fluxes based on the input signals of one group and the one output signal according to the sum of the in-phase generated magnetic fluxes based on the input signals of the other group.
  • An input signal processing unit having a transformer coupling for generating a second output signal having a phase opposite to that of the first output signal of the group; a first output signal and a second output generated from the input signal processing unit Judges the output level of the signal, and based on this output level, generates a logical value of 1 corresponding to the high energy state and a logical value of 0 corresponding to the low energy state, and outputs a logical value of 0 when a failure occurs.
  • Test circuit and The configured logical operation circuit The configured logical operation circuit.
  • a third primary coil group that is input with a plurality of AC input signals that are modulated by a common carrier signal and synchronized with each other, and that adds as an in-phase magnetic flux when each input signal of one group is input; and A fourth primary coil group that adds as a magnetic flux having a phase opposite to that of the third primary coil group when each of the input signals of the other group is input; and a third primary coil group based on the input of the carrier signal.
  • Each input signal And a fifth primary coil group that adds as a magnetic flux in a phase opposite to that of the fourth primary coil group when each is input, and generates a magnetic flux in phase with the fifth primary coil group by inputting the carrier signal.
  • the primary coil for carrier signal input and one secondary coil that is electromagnetically coupled to all the primary coils and generates the additional magnetic flux on the primary coil side as an output in phase with the secondary coil of the fourth transformer.
  • An input signal processing unit comprising a fourth transformer and the output terminals of the fourth and fifth transformers connected by wired or OR; and determining the wired and OR output levels of the input processing unit.
  • a level test circuit for generating a logical value of 1 corresponding to the high energy state and a logical value of 0 corresponding to the low energy state based on the output level, and outputting a logical value of 0 upon failure. Make up .
  • the output from the input signal arithmetic processing unit can be output in the same phase without being inverted by each group of the input signal.
  • the output of the logic operation circuit is Since the same phase is always input to the arithmetic circuits, it is convenient when the logical arithmetic circuits are cascaded.
  • FIG. 1 is a circuit diagram showing a first embodiment of the logical operation circuit of the present invention.
  • FIG. 2 is an input signal forming circuit diagram of the embodiment.
  • FIG. 3 is a circuit diagram showing a second embodiment of the logical operation circuit of the present embodiment.
  • FIG. 4 is a diagram showing a first embodiment of a transformer applied to the logical operation circuit of the present invention, where (A) is a plan view and (B) is a sectional view.
  • FIG. 5 is a diagram showing a winding state of the primary coil of the embodiment, wherein (A) shows the primary coil of the first layer, and (B) shows the primary coil of the second layer.
  • FIG. 6 is a view showing one example of a manufacturing process of the transformer.
  • FIG. 7 is a sectional view showing another embodiment of the transformer.
  • FIG. 8 is a diagram illustrating the principle of a two-wire code check circuit.
  • FIG. 9 shows a two-wire code check circuit using the logical operation circuit of the present invention.
  • FIG. 2 is a circuit configuration diagram showing one embodiment.
  • FIG. 10 shows a two-wire code check circuit using the logical operation circuit of the present invention.
  • FIG. 4 is a circuit configuration diagram showing a second embodiment.
  • FIG. 11 is a diagram of a two-wire code check circuit using the logical operation circuit of the present invention.
  • FIG. 9 is a circuit configuration diagram showing a third embodiment.
  • FIG. 12 is a cross-sectional view showing a specific configuration example of a transformer when a large number of transformers are mounted.
  • FIG. 1 is a circuit diagram showing a first embodiment of a logical operation circuit according to the present invention.
  • the logical operation circuit of this embodiment bets lance Ding and, the preparative La sweep rate latch circuit SW for exciting the Nsu T, to SW n and, preparative lance T of the secondary side output level of the And a level test circuit 1 for making a judgment.
  • the preparative lance T is electromagnetically plurality are coupled together, for example ⁇ number of the primary coil L, ⁇ L n and one secondary coil which is electromagnetically coupled with these n primary coil ⁇ L n L. It is composed of Wherein each primary coil L, one end fixed potential of ⁇ L ", for example, power supply potential connected to V cc, respectively the other end DOO La Njisuta Q, each sweep rate latch circuit SW composed to Q n, is connected to the to SW n, each primary coil L, ⁇ L n is a configuration in which each sweep rate latch circuit SW, a magnetic flux is conductible by oN 'OFF operation of Sv n generated in the same direction, at the same time flux generated are added, outputted in response to the added flux value is occurs in the secondary coil L.
  • R to R n is, the primary coil L, current limiting resistance of the current flowing through the ⁇ L n It is.
  • the level test circuit 1 is composed of, for example, an amplifier and a Schmitt circuit. And outputs a binary output signal y having a logical value of 1 and a logical value of 0 according to the output level of the secondary coil L.
  • the transformer T may be provided with a magnetic core for coupling between the coils, or may be airless.
  • the switch circuit operates ⁇ N ⁇ OFF and magnetic flux is applied to the corresponding primary coil.
  • the input signals I, ⁇ I n are generated by the input signal generating circuit, for example, Figure 2.
  • This signal generating circuit has n AND gates A, to An and a predetermined frequency ⁇ . Carrier signal F. And a signal generation circuit B that generates
  • the AND gate A to one input terminal of the to A n, square wave signal i binary logic values 1 and 0, enter the ⁇ i n, to the other input terminal, from the signal generating circuit B Carrier signal F. Enter
  • the square wave signals i,..., I whollyhave a logical value of 1, the AND signals are modulated by the frequency ⁇ of the carrier signal F. and synchronized with each other.
  • Input signal I having the logic value 1 - I n is sweep rate latch circuit SW, the to SW n input to sweep rate latch circuit SW, is to SW n ON 'to operate OFF, the primary coil L of the transformer T] - : L n is excited to generate magnetic flux in the same direction appear. These magnetic fluxes are added to form the secondary coil L. Generates an output voltage corresponding to the added value of the magnetic flux generated by each of the primary coils L 1 to L n . This output voltage is input to the level test circuit 1. If the output voltage is equal to or higher than the preset threshold level of the level test circuit 1, an AC output is generated from the level test circuit 1, and an output signal y having a logical value 1 is generated. . If the output voltage is lower than the threshold level, no output is generated from the level test circuit 1 and the output signal y has a logical value of 0.
  • a Schmitt circuit is used for the threshold value calculation, it is not necessary to clamp to the power supply potential unlike an adder circuit using a capacitor. Out-of-source processing is not required. It is possible to reduce the input level (potential) of the Ifjfi arithmetic circuit by appropriately setting the number of turns of the winding. In the case of a Schmitt circuit, the frequency of the input signal can be stored as it is and transmitted to the subsequent stage. There is an advantage that it can be used as it is as an input signal of a subsequent logic operation circuit.
  • FIG. 3 shows a second embodiment
  • the logical operation circuit in FIG. 3 is an example using a conventionally known fail-safe window controller (U.S. Patent ⁇ 4, 661, 880, etc.) as a level test circuit.
  • a conventionally known fail-safe window controller U.S. Patent ⁇ 4, 661, 880, etc.
  • the secondary coil L of the transformer ⁇ When performing the threshold calculation using the window comparator, the secondary coil L of the transformer ⁇ . Must be rectified and converted to DC. For this reason, in the present embodiment, the secondary coil L is used.
  • a voltage doubler rectifier circuit 2 composed of two diodes DD 2 , a two-terminal capacitor C, and a four-terminal capacitor C 2 is provided between . Therefore, the voltage doubler rectifier circuit 2 and the wind comparator 3 constitute a level test circuit.
  • FIGS. 4 (A) and (B) are a plan view and a cross-sectional view of a transformer.
  • the insulating substrate 11 is a substrate made of quartz glass, ceramic, or the like, and has a flat surface on both sides, and has a thickness of, for example, about 200 m.
  • the upper surface in the figure of the insulation substrate 11, for example, n primary coils L, ⁇ L n is formed with a film pattern example Ebadome luck, each primary coil in connexion insulator layer 12 cotton all around They are covered and insulated from each other and stacked. Further, the primary coil L, ⁇ L n, for example FIG.
  • the terminal first layer of the primary coil is connected sweep rate latch circuit SW, the to SW n-side
  • the terminal 13 (hot line) on the side to which the input signal I, is applied is arranged on the outside
  • the terminal 14 on the side to which the power supply potential Vcc is applied is arranged on the inside
  • the primary coil L 2 of the second layer is wound clockwise to the terminal section 14, and the terminal section 13 on the side to which the input signal I 2 is applied is inside and the terminal on the side to which the power supply potential Vcc is applied
  • the portion 14 is disposed outside, and is wound clockwise from the terminal portion 13 to the terminal portion 14 in the same manner as the primary coil L 1 of the first layer.
  • the direction of the magnetic flux of the primary coil ⁇ L n is added become the same.
  • the n primary coils L 1 to L n are arranged and formed such that the input signal side terminal portions 13 and the power supply potential side terminals 14 alternately overlap.
  • a secondary coil L is provided on the lower surface of the insulating substrate 11.
  • 16 is an insulator layer.
  • the entire periphery of the insulator layer 16 on the side is covered with a magnetic layer 17.
  • Nigel sputtering is performed on both surfaces of the insulating substrate 11 to form nickel layers 51a and 51b having a thickness of about 0.05 / m (process 1).
  • the coil forming portion is masked with a positive type resist, copper etching is performed with, for example, ferric chloride, nickel etching is performed with, for example, nickel separation solution, and after etching, the resist is removed. Coil L, and secondary coil L. Next, copper layers 52a and 52b corresponding to the first layer are formed (process 3).
  • a negative type plating resist 53a, 53b is applied to a portion excluding the copper layers 52a, 52b, and then a copper electrolytic plating is performed to thicken the copper layers 52a, 52b. Now the primary coil L, and the secondary coil L. A first-layer film pattern is formed (process 5).
  • insulating layers 54a and 54b such as photosensitive polyimide are formed to cover the copper layers 52a and 52b.
  • the plating resists 53a and 53b and the insulating layers 54a and 54b correspond to the insulating layers 12 and 16, respectively (process 6).
  • the primary coil L 2 Repeat process 1-6 and a secondary coil L.
  • the second layer is formed.
  • 55a and 55b are nickel layers
  • 56a 56 b is a copper layer
  • a copper layer 55 a and the nickel layer 56 a corresponds to the primary Koi Le L 2 of the second layer
  • copper layer 55 b and the nickel layer 56 b is a secondary coil L.
  • This corresponds to the second layer (Process 7).
  • secondary coil L On the side, when forming the first layer, the portion corresponding to the connection terminal 15 in the process 6 is not covered with the insulating layer 54b.
  • the entire circumference of the primary and secondary coils is covered with a magnetic material such as a perm, and a magnetic material layer 17 is formed.
  • each coil is formed of copper plating, the cross-sectional area of each coil can be increased and a large power can be supplied from the primary side to the secondary side.
  • the magnetic layer 17 is covered with the magnetic layer 17 having high magnetic permeability, there is no leakage of magnetic flux and the power conversion efficiency can be increased. If the transformer T is used, the size of the logic operation circuit can be reduced and the degree of integration can be further improved as compared with an addition operation circuit using a capacitor and a diode.
  • the input signal side terminal section 13 and the power supply side terminal section 14 are configured to alternately overlap, so that if an upper and lower coil is short-circuited, multiple It is possible to prevent the primary coil from being excited.
  • a constant potential line such as a power supply potential line or a ground line between the primary coils to be laminated, it is always connected to the constant potential line when the insulation of the upper and lower coils is broken. Even with such a structure, it is possible to prevent multiple primary coils from being excited by one input signal.
  • a primary coil and a secondary coil are provided on both sides using an insulating substrate 11.
  • the primary side and the secondary side are never short-circuited, and the primary side input signal does not appear directly as the secondary side output signal.
  • the insulating substrate 11 provides an air gap to the closed magnetic circuit of the magnetic layer 17, the transformer can be hardly saturated.
  • ferrite may be used for the magnetic layer 17.
  • a through hole 11a is provided in the center of the insulating substrate 11, and the side and center through holes 11a of the insulating substrate 11 are provided.
  • the primary coil and the secondary coil may be laminated on the same surface side of the insulating substrate. Further, the magnetic layer 17 covering the coil portion is not always necessary, but is preferably provided to reduce leakage of magnetic flux.
  • two pairs of binary signals, a and b are input to four AND gates AG, -AG4 in a predetermined combination.
  • the symbol — means negation. That, AND gate AG, the signal a "5", the signal to the AND gate AG 2 and b, the signal a to the AND gate AG 3, b, and signal 1 "to the AND gate AG 4 "5" is entered, respectively. then, the aND gate AG, and the output of the AG 2 to OR gate, the aND gate AG 3 and AG 4 outputs are respectively input to the OR gate OG 2 I have.
  • the output g of the OR gate 0 G is the logical product of the signal a and “5” (a • Logical AND (a ⁇ b v7
  • each signal is a combination of signals other than the above (meaning an abnormal signal)
  • the output (: f, g) is (1, 1) or
  • FIGS. 9 to 11 show configuration examples in which the above-described logical operation circuit using a transformer is applied to such a two-wire code checking circuit.
  • FIG. 9 is a diagram showing the first embodiment, in which two primary coils L 1, L 2 and a secondary coil L generating an output according to the added magnetic flux of these primary coils L 1, L 2.
  • consists of four transformers T is composed of a through T 4 and shoe mitt up level detection circuit 20 of 2 constituted by circuit, 30.
  • Transformer T the signal a, is "5", the signal transformer T 2 "b power, ', signal a in transformer T 3, b is the transformer T 4 signal", but Enter each. Therefore, the equivalent trans T, but AND gate AG, the equivalent is collected by lance T 2 to the AND gate AG 2, transformer T 3 corresponds to the AND gate AG 3, the transformer T 4 Corresponds to AND gate AG 4 . Also, the secondary cores of each of the transformers T i and T 2 Relais. Are opposite to each other, and the two secondary coils are connected in series between the level verification circuit 20 and ground. In addition, each of the door lance T 3 and the tiger down the scan ⁇ 4 of the secondary coil L.
  • the preparative lance T, and the bets lance T 2 are also oppositely wound, and both are connected in series between the level test circuit 30 and the ground. Therefore, the preparative lance T, and the bets lance T 2, the first and second output signals of opposite phase to each other are generated, collected by lance T 3 and preparative lance T 4 is the same.
  • the preparative lance T it is collected by lance T 3 form a first bets lance, tiger emission scan T 2
  • lance T 4 is collected by lance T 4 form a second preparative lance
  • preparative lance ⁇ , (Transform ⁇ 3 ) and Transform ⁇ 2 (Transform ⁇ 4 ) are the input signal calculation processing units.
  • trans T the transformer T 2 are both only one input signal becomes 1, each of the secondary coil L.
  • FIG. 10 shows a second embodiment.
  • T 6 consists of two levels detection circuit 20, 30 of the same configuration as that of the first embodiment.
  • Transformer T 5 includes four primary coil L, a ⁇ L 4, four of the primary coil L, the secondary co I le generating an output e in response to the addition flux ⁇ L 4 L. have. Then, AND gate AG, corresponding to the primary coil L,, and the primary co portion of the I le L 3, L 4 corresponding to the portion and an AND gate AG 2 of L 2, are wound in opposite winding to each other ing.
  • the primary coils L 1,... L 2 form a first coil group
  • the primary coils L 3 .L 4 form a second coil group
  • the transformer T 5 forms a third transformer.
  • Trans T 6 is also constructed similarly to the transformer T 5, four primary co I le ⁇ L 4, 1 single secondary coil L. Has the door, AND gate AG s primary coil L that corresponds to, and the primary coil L 3, L 4 of a portion corresponding to the portion and AND gate AG 4 L 2, wound in opposite winding to each other Have been. Therefore, the transformer T s forms a third transformer like the transformer T 5, and the primary coils L] and L 2 correspond to the first coil group. And, the primary coil L 3. L 4 corresponds to the second coil group.
  • the signal a, but in an abnormal state signal or the signal ⁇ is 1 when 1, one of the three primary coils are energized the transformer T 5, T e Is generated in a direction to cancel the magnetic flux of the other two primary coils, so that the secondary coil L.
  • the number of transformers can be reduced to half of that of the first embodiment, and the circuit can be further downsized.
  • the output signals g and f of the level test circuits 20 and 30 have opposite phases depending on the state of the input signals, That is, an AC output having different phases of 0 phase and 7 ° phase appears depending on the input state.
  • this signal is usually rectified and used, but this may be used, but these AC output signals g, f are used as binary input signals of the subsequent logic operation circuit. In some cases, it is not convenient, and it is desirable to always output the AC output in the same phase regardless of the state of the input signal.
  • the configuration is the same as that of the third embodiment shown in FIG.
  • Each transformer ⁇ 7 ⁇ 1.
  • the transformer T 7, T 8 respectively to correspond to the AND gate AG, the primary coil L partially an AND gate of the L 2 corresponding to the AG 2 And a primary coil L 3 4 parts that, and, both parts are wound in opposite winding to each other.
  • both the transformer T 7, T 8 to the primary co I le L 5 of the frequency f generated from the signal generating circuit B shown in FIG. 2 to generate the respective input signals.
  • Carrier signal F. There have been input, career signal F. by the Gyakumaki each other primary coil L 5 Are input in opposite phases.
  • the transformers T 7, T 8 forms a fourth preparative lance and the 5 Track lance respectively, the primary coil L of the bets lance,.
  • L 2 forms a third coil group, the primary coil L 3.
  • L 4 form a fourth coil group, the primary coil which L 5 corresponds to Carrier signal input coil.
  • the outputs g and ⁇ of the level test circuits 20 and 30 can always be output in the same phase irrespective of the state of the input signal, which is advantageous when the logic operation circuits are cascaded.
  • FIG. 4 ( ⁇ ) and FIG. 7 are mounted in an integrated circuit, if the transformers are close to each other, there is a possibility that adjacent transformers may be coupled. In this case, it is necessary to apply a magnetic shield to each transformer to prevent leakage of magnetic flux. To this end, as shown in FIG. 4 (() and FIG. It is necessary to cover with. However, it is costly to form a magnetic layer that covers the coil portion of each transformer individually, so the configuration shown in Fig. 12 should be used.
  • the holding plates 41 and 42 in which a large number of magnetic shield members 17 are formed in advance corresponding to the positions of the respective coil portions L are arranged so as to cover the coil portions L from the upper and lower surfaces of the insulating substrate 11.
  • the entire periphery of the coil portion L is covered with the magnetic shield member 17 to form the transformer ⁇ .
  • the logical operation circuit can be reduced in size as compared with the case where a capacitor for storing electric charges is used, and the mounting density of the logical operation circuit in an integrated circuit can be improved.
  • a fail-safe configuration can be used, which simplifies the circuit configuration, and is effective when the logical operation circuit is connected in cascade to the output potential of 71 logical operations.
  • the present invention can reduce the size of a logical operation circuit, improve the packaging density of an integrated circuit, and simplify the circuit configuration of a fail-safe logical operation circuit, and has great industrial applicability.

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Description

明 糸田 書
電磁結合を用いたフ ールセーフ論理演算回路
〔技術分野〕
本発明は、 論理演算回路の集積化 （小型化） を高められ、 且つ、 出力電位を低くすることを可能とした電磁結合を用いたフェールセ —フな論理演算回路に関する。
〔背景技術〕
例えば、 フェールセーフな論理演算回路として、 本発明者らが先 に提案したフヱールセーフ走査回路 （ （ P C T/J P 9 2 Z 0 0 6 3 1 参照） に適用されたものがある。
このものは、 論理値 1 (出力有り） と論理値 0 (出力無し） の 2 値で表され故障時に論理値 1 に誤らない複数の交流入力信号を、 結 合コンデンサ、 クランプダイオー ド、 整流用ダイオー ド及び平滑用 コンデンザで構成される倍電圧整流回路を用いた加算演算回路で整 流してこれらの信号レベルを加算し前記入力信号数に対応する多値 信号に変換する。 そして、 故障時に出力信号が零 （論理値 0 に相当 する） となるフェールセーフウィ ン ドコ ンノ、"レー夕のようなフエ一 ルセーフな閾値演算素子でレベル検定されて、 論理値 1 と論理値 0 で表される 2値の出力信号を発生するものである。
こ こで、 2値の複数の入力信号 P i ( i = 1 〜n ) の加算結果を. P】 + P 2 + - · · + P„ で表せば、 前記入力信号の論理積演算と 論理和演算は、 演算出力を h とすると、 以下のように定めるこ とが できる。
論理積演算 h = 1 m a X ∑ P
i一】 h = 0 ∑ P i < m a x∑ P
i - 1 論理和演算 h = 1 ∑ P i
i 1 h = 0 ∑ P ; =
i― 1 これにより、 2値信号 P i に対する論理積演算では、 入力信号 P の全てが論理値 1 であるとき出力 h = 1 を生じるように閾値演算素 子の閾値を定めればよいこ とを意味し、 論理和演算では、 入力信号 P i のいずれか 1 つが論理値 1 であるとき出力 h = 1 を生じるよう に闞値演算素子の閾値を定めればよいことを意味する。
従って、 上述のフヱ一ルセーフな論理演算回路構造は、 以下に示 す 3つの特徴を有する。
1 つは、 論理積演算と論理和演算は、 同一の回路構成でよ く、 閾 値を選定することよってどちらの論理演算を行わせるかを定めるこ とができるのでプログラマブルである。 2つ目は、 倍電圧整流回路 を構成するコンデンサとダイオー ドのいずれかに短絡若しく は断線 の故障が生じても、 2値の入力信号 P i の加算値 P , + P 2 + · · • + P„ の論理値は小さ く なる方向に誤り、 また、 閾値演算素子も 故障で誤って論理値 1 の出力を生じない。 よって、 少なく とも入力 信号 P； がないのに故障で誤って論理値 1 の出力を発生しない特性 を持つ。 3つ目は、 論理値 1 に誤らない複数の入力信号 P i を加算 して論理値の大なる側には誤らない多値に変換し、 出力信号が論理 値 1 に誤らない閾値演算によって再び 2値の信号を生成する構成で' ある。 よってこの論理演算回路を複数、 従属接続してフェールセー フな論理演算を行うことが可能である。
しかしながら、 上述の論理演算回路では、 2値の入力信号の論理 値 1 の論理レベルは現実には電源電位 V c cで与えられるので、 結合 コンデンザに短絡故障が生じると、 入力信号が論理値 1 でないのに 前記電源電位 V c cが出力側に伝達されてしまう危険が生じる。 この ために、 即ち、 上述の論理演算回路のフヱ一ルセ一フ性を確保する ため、 クランプダイオー ドによって入力信号の加算出力 P , + P 2
+ · · · + P„ の最小電位が電源電位 V c cとなるような処理 （電源 枠外処理と呼ばれる） を行う必要がある。 この電源枠外処理は面倒 であり回路が複雑になると共に、 加算出力の電位がクランプした分 高くなつてしまう問題点を有する。
また、 上述の論理演算回路では、 2値の入力信号の出力をコンデ ンサに電荷として蓄積して加算する構造であるため、 論理演算回路 の小型化 （集積化） には限度があるという問題点を有する。
ところで、 本発明者らは、 半導体製造プロセス技術を用い、 絶縁 基板上に互いに絶縁した複数のコイルを蒸着、 スパッタ リ ング等に よって膜パターンで形成することにより、 超小型の トランスを提案 している （特願平 4一 1 4 5 6 4 5号参照） 。
そこで、 本発明は上記の実情に鑑みなされたもので、 コイルで発生 する磁束を利用して入力信号の論理演算を行わせることにより、 演算 出力の低電位化及び論理演算回路のより一層の集積化を可能としたフ エールセーフな論理演算回路を提供するこ とを目的とする。
〔発明の開示〕
このため本発明は、 高工ネルギ状態に相当する論理値 1 と低エネ ルギ状態に相当する論理値 0の 2値の論理変数で表される互いに同 期した複数の交流入力信号が各々入力する互いに電磁的に結合した 複数の一次コイルと、 該複数の一次コイルの全てに電磁的に結合し 各一次コィルから発生する磁束の加算値に応じた出力を発生する二 次コイルとを備えた トランスと、 該トランスの二次側出力レベルを 判定し、 当該出力レベルに基づいて高工ネルギ状態に相当する論理 値 1 と低エネルギ状態に相当する論理値 0の出力を発生し故障時に 論理値 0 の出力となるレベル検定回路とを含んで構成した。
かかる構成によれば、 2値の論理値で表される入力信号の加算演 算を電磁結合を利用した ト ラ ンスを用い、 これをレベル検定して論 理値が 2値の出力信号を生成するようにしたので、 コンデンサによ る加算演算構造と比較して、 電源枠外処理を用いなく ともフ ール セーフな構成とすることが可能となる。 これにより、 論理演算出力 電位のレベルを低くすることができる。
また、 レベル検定回路は、 閾値演算を行う シュ ミ ッ ト回路でもよ く、 また、 窓演算を行うウィ ン ドコンパレータを用いてもよい。 また、 前記ト ラ ンスを、 膜パター ンで形成され周囲が絶縁物で覆 われ互いに絶縁されて絶縁基板に積層される複数の一次コイルと、 膜パターンで形成され周囲が絶縁物で覆われ前記一次コィルと絶縁 されて絶縁基板に設けられる二次コィルと、 前記積層された複数の 一次コイ ル及び二次コイ ルを覆う磁性体層とを備えた構成とするこ とにより、 トラ ンスが超小型にでき、 論理演算回路のより一層の集 積化が図れる。
また、 前記ト ラ ンスにおいて、 積層される一次コイ ルの各端子配 置を、 隣合う一方の一次コイ ルの一定電位に保持される端子と他方 の一次コィルの信号入力端子とが重なるように構成すれば、 上下の 一次コイルに例え短絡故障が生じても、 1 つの入力信号で複数の一 次コィルが励磁される心配がなくなる。
また、 トラ ンスが絶縁基板上に多数配置される場合において、 ト ランスの一次及び二次コィルを覆う磁性体層がトランス数に対応し て予め形成された押え板部材を、 絶縁基板の上下方向から取り付け て両コイル周囲を磁性体層で覆う構成とすれば、 製造コス トを安価 にできる。
また、 高工ネルギ状態に相当する論理値 1 と低エネルギ状態に相 当する論理値 0の 2値の論理変数で表され 2つのグループに分割さ れた互いに同期した複数の交流入力信号が入力し、 一方のグループ の各入力信号に基づく同相の発生磁束の加算値に応じた第 1 出力信 号と、 他方のグループの各入力信号に基づく同相の発生磁束の加算 値に応じて前記一方のグループの第 1 出力信号に対して逆相である 第 2出力信号とを発生する トランス結合を備えた入力信号演算処理 部と、 該入力信号演算処理部から発生した第 1 出力信号と第 2出力 信号の出力レベルを判定し、 この出力レベルに基づいて高工ネルギ 状態に相当する論理値 1 と低エネルギ状態に相当する論理値 0の出 力を発生し故障時に論理値 0の出力となるレベル検定回路とを含ん で構成した論理演算回路とする。
これにより、 トランスのコイルの巻方向の組み合わせを変えるこ とで、 論理積演算や論理和演算等の各種論理演算を実行することが 可能となる。
また、 高工ネルギ状態に相当する論理値 1 と低エネルギ状態に相 当する論理値 0の 2値の論理変数で表され 2つのグループに分割さ れ、 共通のキヤ リァ信号で変調されて互いに同期した複数の交流入 力信号で入力し、 一方のグループの各入力信号が各々入力した時に 同相の磁束として加算する第 3の一次コイル群と、 他方のグループ の各入力信号が各々入力した時に前記第 3の一次コイル群とは逆相 の磁束として加算する第 4の一次コイル群と、 前記キャ リア信号の 入力により第 3の一次コイル群と同相の磁束を発生するキヤ リア信 号入力用一次コイルと、 全ての一次コイルに電磁的に結合し前記第 3の一次コイル群の磁束と同相の出力を発生する 1 つの二次コイル とからなる第 4 トランスと、 一方のグループの各入力信号が各々入 力した時に前記第 4 トランスの第 3の一次コイル群と同相の磁束と して加算する第 4の一次コイル群と、 他方のグループの各入力信号 が各々入力した時に前記第 4の一次コイル群とは逆相の磁束として 加算する第 5の一次コイル群と、 前記キャ リ ア信号の入力により第 5の一次コイル群と同相の磁束を発生するキャ リア信号入力用一次 コイルと、 全ての一次コィルに電磁的に結合し一次コィル側の加算 磁束を前記第 4 トラ ンスの二次コイルと同相の出力にして発生する 1 つの二次コイルとからなる第 5 トランスとからなり第 4 トラ ンス 及び第 5 トラ ンスの出力端をワイヤー ド · オアで接続した入力信号 演算処理部と、 該入力演算処理部のワイヤー ド ， オアの出力レベル を判定し、 この出力レベルに基づいて高工ネルギ状態に相当する論 理値 1 と低エネルギ状態に相当する論理値 0の出力を発生し故障時 に論理値 0の出力となるレベル検定回路とを含んで構成した。
これにより、 入力信号演算処理部からの出力が、 入力信号の各グ ループによって逆相とならずに同相で出力することができる。 この ため、 入力信号の位相に関係なく論理演算回路の出力が後段の論理 演算回路に対して常に同一の位相で入力されることになるので、 論 理演算回路を従属接続する場合に好都合である。
〔図面の簡単な説明〕
第 1 図は本発明の論理演算回路の第 1 実施例を示す回路構成図で あ 。
第 2図は同上実施例の入力信号形成回路図である。
第 3図は本実施例の論理演算回路の第 2実施例を示す回路構成図 である。
第 4図は本発明の論理演算回路に適用する ト ラ ンスの第 1実施例 を示す図で、 （A ) は平面図、 （ B ) は断面図である。
第 5図は同上実施例の一次コィルの巻線状態を示す図で、 （ A ) は 1 層目の一次コイル、 （ B ) は 2層目の一次コイルをそれぞれ示 す。
第 6図は同上トランスの製造工程の一例を示す図である。
第 7図はト ラ ンスの別実施例を示す断面図である。
第 8図は 2線式符号検査回路の原理を説明する図である。
第 9図は本発明の論理演算回路を用いた 2線式符号検査回路の第
1実施例を示す回路構成図である。
第 10図は本発明の論理演算回路を用いた 2線式符号検査回路の第
2実施例を示す回路構成図である。
第 1 1図は本発明の論理演算回路を用いた 2線式符号検査回路の第
3実施例を示す回路構成図である。
第 12図は多数の ト ラ ンスを実装する場合の ト ラ ンスの具体的構成 例を示す断面図である。
〔発明を実施するための最良の形態〕 以下、 本発明の論理演算回路の実施例を図面に基づいて詳細に説 明する。
第 1図は本発明に係る論理演算回路の第 1実施例を示す回路図で め 。
第 1図において、 本実施例の論理演算回路は、 ト ラ ンス丁と、 該 ト ラ ンス Tを励磁するスィ ッチ回路 SW, 〜SWn と、 ト ラ ンス T の二次側出力のレベル判定を行う レベル検定回路 1 とを備えて構成 されている。
前記ト ラ ンス Tは、 電磁的に互いに結合された複数、 例えば η個 の一次コイル L , 〜Ln と、 これら n個の一次コイル 〜Ln と 電磁的に結合される 1つの二次コイル L。 とで構成される。 前記各 一次コイ ル L , 〜L„ の一端は一定電位、 例えば電源電位 Vccに接 続し、 他端はそれぞれト ラ ンジスタ Q , 〜Qn で構成される前記各 スィ ッ チ回路 SW, 〜SWn に接続され、 各一次コイ ル L , 〜Ln は、 各スィ ッチ回路 SW, 〜S Vn の ON ' O F F動作によって通 電されて磁束が同一方向に発生する構成であり、 同時に発生した磁 束は加算され、 この加算磁束値に応じた出力が二次コイル L。 に発 生する。 尚、 R , 〜Rn は、 一次コイル L , 〜Ln を流れる電流の 減流抵抗である。
レベル検定回路 1 は、 例えば増巾器とシュ ミ ッ ト回路からなり、 ト ラ ンス Tの二次コイル L。 の出力レベルを判定し、 二次コイ ル L の出力レベルに応じて論理値 1 と論理値 0の 2値の出力信号 yを発 生する。
尚、 前記トランス Tは、 コイル間の結合用磁性体コアを設けても よいし、 空心であつてもよい。 前記各スィ ツチ回路 SW, 〜SWn に入力する入力信号 I ! 〜 I n は、 互いに同期した交流信号で、 論理値 1 (高工ネルギ状態に相当） と論理値 0 (低エネルギ状態に相当） の 2値で表される信号であり、 入力信号が論理値 1の時 （交流出力が発生した時） に、 スィ ッチ回 路が〇 N · OF F動作して対応する一次コィルに磁束が発生する。 前記入力信号 I , 〜 I n は、 例えば第 2図の入力信号生成回路で 生成される。
この信号発生回路は、 n個の ANDゲー ト A, 〜An と、 所定の 周波数 ί。 のキャ リア信号 F。 を発生する信号発生回路 Bとで構成 されている。
そして、 ANDゲー ト A, 〜An の一方の入力端子に、 論理値 1 と 0の 2値の矩形波信号 i , 〜 i n を入力し、 他方の入力端子に、 信号発生回路 Bからのキャ リ ア信号 F。 を入力する。 これにより、 前記矩形波信号 i , 〜 i„ が論理値 1 となったとき ANDゲー トか ら、 キャ リ ア信号 F。 の周波数 ί。 で変調されて、 互いに同期する 前記入力信号 I , 〜 I π が論理値 1を示す交流の信号として発生す 尚、 矩形波信号 i , 〜 i n 力、'、 トラ ンス Tの一次コイル L , 〜L n に磁束を発生させるに十分な周波数を有する信号であれば、 直接に 入力信号 I , 〜 I n としてスィ ッチ回路 SW, 〜SWn に入力させ てもよい。
かかる論理演算回路の動作を説明する。
論理値 1の入力信号 I , 〜 I n がスィ ッチ回路 SW, 〜S Wn に 入力してスィ ッチ回路 SW, 〜SWn が ON ' O F F動作すると、 トラ ンス Tの一次コイル L】 〜： Ln が励磁されて同一方向の磁束を 発生する。 これら磁束は加算されて、 二次コイル L。 には、 各一次 コイル L , 〜 L n によって発生した磁束の加算値に応じた出力電圧 が発生する。 この出力電圧は、 レベル検定回路 1 に入力し、 レベル 検定回路 1 の予め設定した閾値レベル以上であれば、 レベル検定回 路 1 から交流出力が発生し、 論理値 1 の出力信号 yが発生する。 ま た、 前記出力電圧が閾値レベル未満であれば、 レベル検定回路 1 か らは出力が発生せず、 論理値 0の出力信号 y となる。
そして、 前記レベル検定回路 1 の閾値の選定によつて論理積演算 又は論理和演算を実行することが可能である。
即ち、 2値の入力信号 I , 〜 I n に対応して各一次コイル 〜 L n で発生する磁束 ( i = l 〜 ！ 1 ) を論理値 1 と論理値 0 の 2 値で表すものとし （ 1 ; = 1 は = 1 に対応する） 、 閾値をこの 磁束の和の論理レベルを表すものとする。
この場合、 論理積演算では、 閾値 Sを、 S = 0 , + Φ 2 + · · · ø„ と設定すれば、 入力信号 I , 〜 I n が全て同時に入力した時の みレベル検定回路 1 の出力信号 yが y = 1 となり、 入力信号 I 】 〜 I n のいずれか 1 つでもない時には y = 0 となる。 即ち、 入力信号 I , 〜 I π の論理積演算ができる。
また、 論理和演算では、 閾値 Sを、 S = 1 ( Φ ≠ 0 ) に設定す れば、 入力信号 I , 〜 I η のいずれか 1 つが入力した時にレベル検 定回路 1 の出力信号 yが y = 1 となり、 入力信号 I , 〜 I „ の全て がない時には y 二 0 となる。 即ち、 入力信号 I 】 〜 I n の論理和演 算ができる。
そして、 閾値演算にシュ ミ ッ ト回路を使用すれば、 コ ンデンサを 使用した加算回路のように電源電位にクランプする必要がなく 、 電 源枠外処理が不要となり、 更に、 二次コイル L。 の巻回数を適当に とることによって Ifjfi演算回路の入力レベル （電位） を下げること が可能となる。 また、 シュ ミ ッ ト回路の場合は、 入力信号の周波数 をそのまま保存して後段に伝達できるので、 この論理演算回路を複 数従属接続して使用する場合に、 前段の論理演算回路の出力をその まま後段の論理演算回路の入力信号として用いることができる利点 がある。
第 3図に第 2実施例を示す。
第 3図の論理演算回路は、 レベル検定回路として従来公知（U. S. P aten t Να 4, 661 , 880等） のフェールセーフなウイ ン ドコ ン レー夕 を使用した例である。
前記ウイ ン ドコ ンパレータを用いて閾値演算を行う場合には、 ト ラ ンス Τの二次コイル L。 の出力を整流して直流に変換する必要が ある。 このため、 本実施例では、 二次コイル L。 とウィ ン ドコンパ レー夕 3の入力側との間に、 2つのダイオー ド D D 2 と、 2端子 コ ンデンサ C , と、 4端子コ ンデンサ C 2 とで構成した倍電圧整流 回路 2を設けてある。 従って、 この倍電圧整流回路 2 とウィ ン ドコ ンパレ一タ 3 とでレベル検定回路が構成される。
かかる論理演算回路では、 ウィ ン ドコ ンパレータにおける閾値の の下限値を ( Φ L > V c c ) とし、 上限値を 0 H ( φ„ > φ L ) とすれば、 Φ L ≤ Φ 1 + 0 2 + · · ' + 0 „ ≤ φ H の時に、 レベル 検定回路 1 に対応するウィ ン ドコンパレータ 3の出力信号 yが y =
1 となり、 Φ 、 + 0 2 + · · · + 0 „ < 0 又は、 0 Φ 2 + ·
• · + ø η > Φ H の時に、 y = 0 となる。
次に本発明の論理演算回路に使用する トランスの具体的な構造例 を第 4図〜第 7図に示し説明する。
第 4図 （A) 、 ( B) は ト ラ ンスの平面図と断面図である。
図において、 絶縁基板 11は石英ガラス、 セラ ミ ッ ク等で形成され た両面が平面の基板であり、 板厚は例えば 200 m程度である。 絶 縁基板 11の図中上面には、 例えば n個の一次コイル L , 〜Ln が例 えば銅メ ツキの膜パター ンで形成され、 各一次コイルは全周にわた つて絶縁物層 12で覆われ互いに絶縁され積層されている。 また、 一 次コイル L , 〜L n は、 例えば第 5図 （A) 、 ( B) に示すように、 1 層目の一次コイル がスィ ッチ回路 SW, 〜SWn 側に接続さ れる端子部、 即ち、 入力信号 I , が印加される側の端子部 13 (ホッ ト ライ ン） を外側に、 電源電位 Vccが印加される側の端子部 14を内 側に配置し、 端子部 13から端子部 14まで右回りに巻回されており、 2層目の一次コイル L 2 は、 入力信号 I 2 が印加される側の端子部 13を内側に、 電源電位 Vccが印加される側の端子部 14を外側に配置 し、 端子部 13から端子部 14まで 1層目の一次コイル L , と同様に右 回りに巻回されている。 これにより、 一次コイル 〜L n の各磁 束の方向が同一となり加算される。 また、 n個の一次コイル L , 〜 L n は、 入力信号側端子部 13と電源電位側端子 14が交互に重なるよ うに配置形成されている。
絶縁基板 11の下面には、 二次コイル L。 が例えば 2層に積層され て構成され、 両層は、 接続端子 15によって互いに接続されて 1個の 二次コイル L。 となっている。 16は絶縁物層である。 そして、 一次 コイル L , 〜L n 側の絶縁物層 12と二次コイル L。 側の絶縁物層 16 の全周は磁性体層 17によつて覆われている。 この磁性体層 17には、 例えば損失が低く透磁率の高いパーマロイ等が用いられる。 次にかかる トランス Tの製造方法の例を第 6図に基づいて説明す る o
絶縁基板 11の両面にニッゲルのスパッ夕を行い、 0.05/ m程度の 厚さのニッケル層 51 a， 51bを形成する （プロセス 1 ) 。
次に銅電解メ ツキを行い、 厚さ 1.0 m程度の銅層 52a , 52bを 形成する （プロセス 2 ) 。
次に例えばポジ型のレジス トでコイル形成部分をマスク し、 銅ェ ッチングを例えば塩化第二鉄で行い、 二ッケルェッチングを例えば ニッケル剝離液で行い、 エッチング後、 前記レジス トを除去し、 一 次コイル L , と二次コイル L。 の一層目に相当する銅層 52a , 52 b を形成する （プロセス 3 ) 。
次に銅電解メ ツキを行い、 ニッケル層 51 a , 51bの全周を銅で覆 う （プロセス 4 ) 。
次に銅層 52 a， 52bを除いた部分に例えばネガ型のメ ツキレジス ト 53a， 53bを塗布した後、 銅電解メ ツキを行い、 銅層 52a， 52b を厚くする。 これで、 一次コイル L , と二次コイル L。 の一層目の 膜パターンが形成される （プロセス 5 ) 。
次に銅層 52 a， 52 bを覆うように例えば感光性ポリイ ミ ド等の絶 縁物層 54a， 54bを形成する。 こ こで、 メ ツキレジス ト 53a , 53b と絶縁物層 54a , 54bがそれぞれ絶縁物層 12， 16の部分に相当する (プロセス 6 ) 。
これにより、 一次コイル L , と二次コイル L。 の一層目の形成が 終了する。
以後、 プロセス 1 〜 6を繰り返して一次コイル L 2 と二次コイル L。 の 2層目を形成する。 ここで、 55a， 55bはニッケル層、 56a 56 bは銅層であり、 銅層 55 a とニッケル層 56 aが 2層目の一次コィ ル L 2 に相当し、 銅層 55 b とニッケル層 56 bが二次コイル L。 の 2 層目に相当する （プロセス 7 ) 。 尚、 二次コイル L。 側においては、 1 層目を形成する際に、 プロセス 6の工程において接続端子 15に相 当する部分は絶縁物層 54 bで覆わないようにする。
更に、 一次コイル側においてプロセス 1 〜 6を繰り返し残りの一 次コイル L 3 〜 L n を形成する。
全てのコイルの形成が終了したら、 一次及び二次コイルの全周を それぞれパーマ口ィ等の磁性体で覆い磁性体層 17を形成する。
かかる構成の トランス Tによれば、 各コイルを銅メ ツキで形成す るので各コィルの断面積を大き く して一次側から二次側に大きな電 力を供給することができる。 また、 高透磁率の磁性体層 17で覆うの で磁束の洩れがなく電力変換効率を高めることができる。 そして、 かかる トランス Tを用いれば、 コンデンサとダイオー ドを用いた加 算演算回路に比べて論理演算回路の小型化を図れ集積度をより一層 向上できる。
また、 一次コイルの積層構造において、 入力信号側端子部 13と電 源電位側端子部 14とを交互に重ねる構成としたので、 上下のコイル 間が短絡した場合に、 1 つの入力信号で複数の一次コイルが励磁さ れることを防止できる。 尚、 積層される各一次コイル間に、 電源電 位線又はアース線等の定電位線を介在させるこ とにより、 上下のコ ィルの絶縁が破壊された場合に必ず定電位線に接続される構造とし た場合でも、 1 つの入力信号で複数の一次コイルが励磁されるこ と を防止できる。
また、 絶縁基板 1 1を用いてこの両側に一次コイルと二次コイルと を形成したので、 一次側と二次側が短絡する心配が全くなく、 一次 側の入力信号が直接二次側の出力信号として表れるこ とがない。 ま た、 絶縁基板 11が磁性体層 17の閉磁路にエアギヤ ップを与えるので、 トランスを飽和し難くすることができる。
また、 磁性体層 17にフェライ トを用いてもよい。 この場合には、 フヱライ トはパーマロイに比べて透磁率が低いので、 第 7図に示す ように、 絶縁基板 11の中央に貫通孔 11 aを設け、 絶縁基板 11の側面 及び中央の貫通孔 11 a内も含めて覆う ように磁性体層 17を設けるこ とにより、 十分な電力変換効率を得ることができる。
尚、 絶縁基板の同一面側に一次コィルと二次コイルとを積層する 構成としてもよいこ とは言うまでもない。 また、 コイル部分を覆う 磁性体層 17は必ずしも必要ではないが、 磁束の洩れを低減するため に有る方が好ま しい。
次に、 本発明の論理演算回路を 2線式符号検査回路に応用した例 について説明する。
まず、 第 8図に基づいて 2線式符号検査回路の原理を説明する。 図において、 2組の一対の 2値信号 , aと bが 4つの AN Dゲー ト AG , 〜AG4 に所定の組み合わせで入力している。 こ こ に、 記号—は否定を意味する。 即ち、 ANDゲー ト AG , には信号 a と" 5"、 ANDゲー ト AG2 には信号 と b、 ANDゲー ト AG3 には信号 a, b、 ANDゲー ト AG4 には信号 1 "と" 5"がそれぞれ入 力している。 そして、 ANDゲー ト AG , と AG2 の出力は ORゲ ー ト に、 ANDゲー ト AG3 と AG 4 出力は ORゲー ト O G2 にそれぞれ入力している。
従って、 ORゲー ト 0 G , の出力 gは、 信号 a と" 5"の論理積 （ a • F) と信号 と bの論理積 （ · b)を論理和演算 （a · b v7
• b) したものであり、 ORゲー ト〇 G2 の出力 f は、 信号 a と b の論理積 （ a · b) と信号 と" の論理積 （ · ) を論理和演算
( a · b V a" · "5") したものとなる。
従って、 各信号が正しい組み合わせの場合、 即ち、 信号 a， わが
1 の時に信号" "5"が 0、 信号 a， bが 0の時に信号 , "5"が 1 と なるような組み合わせの時には、 出力 （： f , g ) は （ 1 , 0 ) 又は
( 0 , 1 ) となり、 各信号が上記以外の組み合わせとなる信号 （異 常信号を意味する） の場合には、 出力 （： f , g) は （ 1 , 1 ) 又は
( 0， 0 ) となり、 出力 i , gの状態によって入力信号が正常か異 常かを判定するこ とができる。
このような 2線式符号検査回路に、 上述した ト ラ ンスを用いた論 理演算回路を応用する場合の構成例を第 9図〜第 11図に示し説明す ο
第 9図は第 1実施例を示す図で、 2つの一次コイル L , , L 2 と、 これら一次コイル L , , L 2 の加算された磁束に応じた出力を発生 する二次コイル L。 で構成される 4つの トランス Τ, 〜T4 とシュ ミ ッ ト回路で構成される 2のレベル検定回路 20, 30とで構成されて いる。
トラ ンス Τ, には信号 a， "5"が、 トラ ンス T 2 には信号" b力、'、 トラ ンス T 3 には信号 a， bが、 トラ ンス T4 には信号" ， が、 それぞれ入力する。 従って、 トラ ンス T, が ANDゲー ト AG , に 相当し、 ト ラ ンス T2 が ANDゲー ト AG2 に相当し、 トラ ンス T3 が ANDゲー ト AG3 に相当し、 トラ ンス T4 が ANDゲー ト A G4 に相当する。 また、 トラ ンス T i と トラ ンス T2 の各々 の二次コィ ルレ。 は互いに逆巻であり、 2つの二次コイルはレベル検定回路 20 とアース間に直列に接続されている。 また、 ト ラ ンス T3 と トラ ン ス Τ4 の各々の二次コイル L。 も同様に互いに逆巻であり、 両者は レベル検定回路 30とアース間に直列に接続されている。 従って、 ト ラ ンス T, と ト ラ ンス T2 とでは、 互いに逆相の第 1 と第 2の出力 信号を発生し、 ト ラ ンス Τ3 と ト ラ ンス Τ4 も同様である。 こ こで、 前記ト ラ ンス Τ, ， ト ラ ンス Τ3 が第 1 ト ラ ンスを形成し、 トラ ン ス Τ2 , ト ラ ンス Τ4 が第 2 ト ラ ンスを形成し、 ト ラ ンス Τ, ( ト ラ ンス Τ3 ) と ト ラ ンス Τ2 ( ト ラ ンス Τ4 ) が入力信号演算処理 部となる。
次に動作を説明する。 .
こ こで、 入力信号 a, T, b, "5"を 2値 （ 1， 0 ) とし、 これら 入力信号の加算磁束に応じた二次側出力信号を eで表す時、 2つの 入力がある時を e = 2、 1つの入力がある時を e = l、 入力が無い 時を e = 0 とする。 また、 レベル検定回路 20, 30の出力信号 g， f を交流信号が発生した時を論理値 1、 交流信号が発生しない時を論 理値 0の 2値で表すとすれば、 e = 2の時に g, ί = 1、 e < 2の 時に g， f = 0 と定義する。
まず、 信号 a， bが同一値の場合、 即ち （ 1， 1 ) 又は （ 0， 0 ) の場合、 信号が正常であればこれらに対応する信号 , "5 ま （ 0， 0 ) 又は （ 1， 1 ) である。 この時、 前者の場合には、 トランス T3 の一次コイル L， . L 2 の入力が共に 1 となり a = l , b = l に対 応する磁束が加算されて二次コィル 。 に e = 2の出力が発生し、 トランス T4 の一次コイル L , ， L 2 には入力がなく、 従って二次 コイ ル L。 の出力信号はなく e == 0 となり、 レベル検定回路 30の入 力が e = 2 となるので出力信号は f = 1 となる。
一方、 トラ ンス T , と トラ ンス T2 は共に一方の入力信号だけが 1 となり、 それぞれの二次コイル L。 の出力信号は e = 1 となるが、 トラ ンス T】 と トラ ンス Τ2 の二次コイルし。 が互いに逆巻となつ ているので、 各々 の二次コイル L。 に発生する出力信号は互いに逆 相となり打ち消される。 よって、 レベル検定回路 20の入力レベルは e = 0 となり、 レベル検定回路 20の出力信号は g = 0 となる。 即ち、 両レベル検定回路 20, 30の出力 g, ί は異なる値をとり、 これは入 力信号が正常であるこ とを意味する。
後者の場合は、 逆に トラ ンス Τ4 の出力信号が e == 2 となり、 ト ラ ンス Ts の出力信号が e = 0 となる点が異なるだけで、 レベル検 定回路 20と 30の出力信号は、 前述と同様に g = 0、 f = 1 となり、 これは正常を意味する信号となる。
また、 信号 a， bが異なる値の場合、 即ち （ 1 , 0 ) 又は （ 0， 1 ) の組合わせの場合には、 トラ ンス T , 又は トラ ンス T2 のいず れかの出力信号が e = 2 となってレベル検定回路 20側の出力信号は g = 1 となり、 レベル検定回路 30側の出力信号は f = 0 となり、 信 号 a , bの組み合わせが （ 1， 1 ) 又は （ 0 , 0 ) の場合と同様に 正常の判定となる。
次に異常の場合について説明する。
全ての信号が 1 となった場合は、 トラ ンス T , 〜T4 の全ての出 力信号が e = 1 となるが、 トラ ンス T , と トラ ンス T 2 の出力は互 いに打ち消され、 トラ ンス T 3 と トラ ンス Τ4 の出力は互いに打ち 消され、 両レベル検定回路 20、 30の出力信号は共に g, ； f = 0 とな り異常判定となる。 また、 全ての信号;： 0の時は、 トランス T , 〜T4 の出力信号が e = 0 となり、 よって g , ί = 0 となり異常判定となる。
また、 信号 a， bが 1 の時に信号 又は信号" 5"が 1 となる異常状 態では、 レベル検定回路 20， 30の入力レベルは共に e = 1 であり、 やはり各出力信号は g, f = 0 となり、 異常判定となる。
従って、 信号が異常な場合は、 いずれもレベル検定回路 20, 30の 出力が g , f = 0 となる。
第 10図に第 2実施例を示す。
図において、 本実施例では、 2つの トラ ンス T5 . Τ 6 と、 第 1 実施例と同様の構成の 2つのレベル検定回路 20， 30で構成されてい な。
トラ ンス Τ 5 は、 4つの一次コイル L , 〜L 4 と、 これら 4つの 一次コイル L , 〜L 4 の加算磁束に応じて出力 eを発生する二次コ ィル L。 を有している。 そして、 ANDゲー ト A G , に相当する一 次コイル L , , L 2 の部分と ANDゲー ト A G 2 に相当する一次コ ィル L 3 , L 4 の部分とは、 互いに逆巻に巻回されている。 従って、 一次コイル L , ， L 2 が第 1 のコイル群を形成し、 一次コイル L 3. L 4 が第 2のコイル群を形成し、 トランス T 5 は第 3 トランスを形 成する。
トラ ンス Τ 6 も、 トラ ンス Τ 5 と同様に構成され、 4つの一次コ ィル 〜L 4 と、 1 つの二次コイル L。 とを有し、 ANDゲー ト A G s に相当する一次コイル L , ， L 2 の部分と ANDゲー ト A G 4 に相当する一次コイル L 3 , L 4 の部分とは、 互いに逆巻に巻回さ れている。 従って、 卜ランス T s は、 ト ンス T 5 と同様に第 3の トランスを形成し、 一次コイル L】 ， L 2 が第 1 のコイル群に相当 し、 一次コイル L3. L4 が第 2のコイル群に相当している。
次に動作を説明する。
信号 a， bが同一値の場合で信号が正常の時には、 トラ ンス Te の一次コイル L , , L 2 の加算磁束又は一次コイル L 3 ， L 4 の加 算磁束によって二次コイル L。 側の出力信号が e = 2 となり、 出力 信号 f 力 f = 1 となる。 また、 この時に、 トランス T 5 側では、 一 次コイル L , と L4 又は一次コイル L 2 と L 3 も励磁されるが、 一 次コイル L , と L4 は互いに逆巻であるため発生する磁束は互いに 打ち消される方向となり、 二次コイル L。 に出力は発生しない。 一 次コイル L2 と L 3 の場合も同様であり、 二次コイル L。 に出力は 発生しない。 従って、 レベル検定回路 20側の出力信号は g = 0 とな り、 第 1実施例と同様に正常判定となる。
また、 信号 a, bが異なる値の場合で正常の時は、 トラ ンス T5 側の出力信号が e = 2となり、 レベル検定回路 20側の出力信号が g
= 1 となり、 レベル検定回路 30側の出力信号が f = 0 となり、 やは り正常判定となる。
次に異常の場合について説明する。
全ての信号が 1 となった場合は、 トラ ンス T 5 〜TS の一次側コ ィル L , 〜L 4 の磁束が互いに打ち消されるので、 二次コイル L。 には出力が発生せず、 両レベル検定回路 20、 30の出力信号は共に g, f = 0 となり異常判定となる。
また、 全ての信号が 0の時も、 トランス Τ5 〜Τ6 の出力信号が e = 0 となり、 g， f = 0 となり異常判定となる。
また、 信号 a， が 1の時に信号 又は信号 πが 1 となる異常状 態では、 トラ ンス Τ5 ， T e の励磁される 3つの一次コイルの 1つ が他の 2つの一次コイルの磁束を打ち消す方向に発生するので、 二 次コイル L。 の出力レベルの信号は e < 2 となり、 レベル検定回路 20, 30の出力信号は g， f = 0 となる。 従って、 信号が異常な場合 は、 第 1 実施例と同様にいずれもレベル検定回路 20, 30の出力信号 が g， f = 0 となる。
かかる第 2実施例の構成によれば、 第 1実施例のものに比べて ト ラ ンスの数を半分に減らすことができ、 回路をより小型化するこ と ができる。
ところで、 上記第 1 実施例及び第 2実施例のものは、 信号が正常 の場合において、 レベル検定回路 20, 30の出力信号 g, f が入力信 号の状態に応じて位相が逆になり、 即ち、 入力状態によって 0相と 7Γ相の異なる位相の交流出力が表れる。 この場合、 この回路が最終 段の時は通常この信号を整流して利用するのでこれでもよいが、 こ れらの交流出力信号 g, f を後段の論理演算回路の 2値の入力信号 として使用する場合には都合が悪い時があり、 入力信号の状態に関 係なく常に前記交流出力を同相で出力させるこ とが望ま しい。
前記レベル検定回路 20， 30の出力 g， f を常に同相で出力させる には、 第 11図に示す第 3実施例のような構成とする。
第 11図に示す回路は、 4つの トランス T7 〜丁 ,。と、 2のレベル 検定回路 20， 30で構成されている。
各トラ ンス Τ7 〜1 。は、 5つの一次コイル L , 〜L 5 と、 これ ら 5つの一次コイル 〜L 5 の加算磁束に応じて出力 eを発生す る 1 つの二次コイル L。 を有している。
そして、 トランス T7 ， Τ 8 は、 それぞれ A N Dゲー ト A G , に 相当する一次コイル Lし L 2 の部分と ANDゲー ト A G 2 に相当す る一次コイル L3 4 の部分とを有し、 且つ、 両部分は互いに逆 巻に巻回されている。 トランス T7 と トランス Τ8 の二次コイル L < は互いに逆巻となっている。 また、 両トランス T7 ， Τ 8 の一次コ ィル L 5 には、 各入力信号を生成する第 2図に示す信号発生回路 B から発生する周波数 f 。 のキャ リア信号 F。 が入力しており、 一次 コイル L 5 を互いに逆巻とすることでキャ リア信号 F。 を互いに逆 相で入力するようになっている。 従って、 各トランス T 7 ， T 8 が それぞれ第 4 ト ラ ンスと第 5 ト ラ ンスを形成し、 各ト ラ ンスの一次 コイル L ,. L2 が第 3のコイル群を形成し、 一次コイル L3. L 4 が 第 4のコイル群を形成し、 各一次コイル L 5 がキャ リア信号入力用 コイルに相当する。
ト ラ ンス T9 及び ト ラ ンス Τ】。は、 ANDゲー ト AG3 に相当す る一次コイル L】 ， L 2 の部分と ANDゲー ト AG4 に相当する一 次コイル L3 ， L 4 の部分とを有し、 その他は ト ラ ンス T 7 , T 8 と同様に構成されている。 即ち、 入力信号の組み合わせが異なるだ けで、 その他は トランス T7 ， T 8 と同じである。 従って、 各トラ ンス Τ9 ， 。がそれぞれ第 4 ト ラ ンスと第 5 ト ラ ンスに相当し、 各ト ラ ンスの一次コイル Lし L 2 が第 3のコイル群に相当し、 一次 コイル L 3. L4 が第 4のコイル群に相当し、 各一次コイル L 5 がキ ャ リア信号入力用コイルに相当する。
そして、 ト ラ ンス T7 と ト ラ ンス Τ8 の二次側出力信号 e と ト ラ ンス Ts と ト ラ ンス T 10の二次側出力信号 eを、 それぞれワイヤー ド · オア接続して各レベル検定回路 20， 30に入力させている。 従つ て、 前記 4つの ト ラ ンス T7 〜Τ】。によって入力信号処理部を構成 している。 また、 本実施例の各レベル検定回路 20， 30は、 e = 3の時に交流 出力を発生して g， ： f = l となり、 e < 3の時に出力がなく g， f = 0となるよう閾値が設定されている。
次に動作を説明する。
入力信号が正常の場合、 信号 a, bが （ 1， 1 ) の時には、 トラ ンス T9 の一次コイル L , . L 2 , L 5 の磁束が加算されて二次コ ィル L。 に e = 3の出力信号が発生し、 レベル検定回路 30の入力が e = 3となりその出力信号は f = 1 となる。 また、 信号 ， "5"が （ 1 , 1 ) の時には、 トラ ンス T】。の一次コイル L , . L 2 , L 5 の 磁束が加算されて二次コイル L。 に e = 3の出力信号が発生する。 そして、 前記トラ ンス Ts の一次コイル L , . L 2 , L 5 の磁束を 0相とすれば、 トラ ンス T ,。の一次コイル L , . L 2 , L 5 の磁束 は 7Γ相となり トラ ンス T 9 の場合と逆相となるが、 トラ ンス T】0の 二次コイル L。 が トラ ンス T9 の二次コイル L。 と逆巻であるため、 二次コイル L。 の出力信号 eは、 トランス T9 と同相でレベル検定 回路 30に入力する。 従って、 入力信号の状態に関係なく レベル検定 回路 30の出力信号 ίは同相となる。 一方、 この時、 トラ ンス Τ 7 ， Τ 8 の出力信号 eはどちらの場合も e < 3であるので、 レベル検定 回路 20の出力信号 gは g = 0となり、 正常判定となる。
信号 a， bが異なる値の場合は、 上記と逆に、 トランス T7 又は トラ ンス Τ 8 のどちらかの出力信号 eが e = 3となり、 且つ、 前述 と同様にして同相で出力され、 レベル検定回路 20側の出力信号 が g = 1となり、 レベル検定回路 30側の出力信号 ίが ί = 0 となり、 正常判定となる。
そして、 信号が異常状態の場合は、 いずれも各トラ ンス Τ7 〜Τ10 の出力信号 eが e く 3 となるので、 両レベル検定回路 20、 30の出力 信号は共に g , ί = 0 となり異常判定となる。
かかる構成によれば、 レベル検定回路 20, 30の出力 g， ίが入力 信号の状態に関係なく、 常に同相で出力できるので論理演算回路を 従属接続する場合に好都合である。
そして、 これら第 9図〜第 1 1図に示す論理演算回路における各ト ランスを、 第 4図 （ Β ) や第 7図に示す膜パターン構造とするこ と で、 論理演算回路の集積化を向上できる。
ところで、 第 4図 （ Β ) や第 7図に示すトラ ンスを多数集積回路 内に実装する場合、 トラ ンスが近接していると隣合う トラ ンス同士 が結合する虞れがある。 この場合には、 各トランスに磁気シールド を施して磁束の洩れを防止する必要があり、 このためには、 第 4図 ( Β ) や第 7図に示すように、 コイル部分を磁性体層 17で覆う必要 がある。 しかし、 各トランス個々にコイル部分を覆う磁性体層を形 成するのは、 現状ではコス ト高となるので、 第 12図に示すような構 成とするとよい。
即ち、 絶縁基板 1 1上に、 互いに絶縁してコイル部 Lのみを積層形 成する。 そして、 各コイル部 Lの位置に対応させて多数の磁気シ一 ル ド部材 17を予め形成しておいた押え板 41， 42を、 絶縁基板 1 1の上 下面側からコイル部 Lを覆うように取り付けるこ とにより、 コイル 部 Lの全周を磁気シール ド部材 17で覆って トランス Τを形成する。 以上説明したように本発明によれば、 電荷を蓄積するコンデンサ を用いる場合に比べて論理演算回路を小型化することができ、 論理 演算回路の集積回路における実装密度を向上できる。 また、 閾値演 算回路にシュ ミ ッ ト回路を使用すれば、 電源枠外処理を行う こ とな く フェールセーフな構成とするこ とができ、 回路構成を簡素化でき ると共に、 論理演算: 71路の出力電位を論理演算回路を従属接続する 場合等において有効 ある。
〔産業上の利用可能性〕
本発明は、 論理演算回路の小型化が図れ、 集積回路における実装 密度を向上できると共に、 フェールセーフな論理演算回路の回路構 成を簡素化でき、 産業上の利用性は大である。

Claims

請求 の 範 囲
( 1 ) 高工ネルギ状態に相当する論理値 1 と低エネルギ状態に相当 する論理値 0の 2値の論理変数で表される互いに同期した複数の交 流入力信号が各々入力する互いに電磁的に結合した複数の一次コィ ルと、 該複数の一次コィルの全てに電磁的に結合し各一次コィルか ら発生する磁束の加算値に応じた出力を発生する二次コイルとを備 えた ト ラ ンスと、 該ト ラ ンスの二次側出力レベルを判定し、 当該出 力レベルに基づいて高工ネルギ状態に相当する論理値 1 と低ェネル ギ状態に相当する論理値 0の出力を発生し故障時に論理値 0の出力 となるレベル検定回路とを含んで構成したことを特徵とする電磁結 合を用いたフ エールセーフ論理演算回路。
( 2 ) 前記入力信号は、 共通のキャ リア信号で変調されてなる請求 の範囲第 1項記載の電磁結合を用いたフ ールセーフ論理演算回路 c
( 3 ) 前記レベル検定回路が、 入力レベルが予め定めた閾値以上の 時に交流出力を発生し、 入力レベルが閾値未満の時に出力を発生し ないシユ ミ ッ ト回路である請求の範囲第 1 項記載の電磁結合を用い たフ ヱ一ルセ一フ論理演算回路。
( 4 ) 前記レベル検定回路が、 ト ラ ンスの二次側出力を整流する整 流回路と、 該整流回路の整流出力が予め定めた上限値と下限値の範 囲内にあるとき交流出力を発生し、 整流出力が前記範囲外の時に出 力を発生しないウィン ドコ ンパレータとを備えて構成した請求の範 囲第 1項記載の電磁結合を用いたフエールセーフ論理演算回路。
( 5 ) 前記ト ラ ンスは、 膜パター ンで形成され周囲が絶縁物で覆わ れ互いに絶縁されて絶縁基板に積層される複数の一次コイルと、 膜 パターンで形成され周囲が絶縁物で覆われ前記一次コィルと絶縁さ れて絶縁基板に設けられる二次コィルと、 前記積層された複数の一 次コイル及び二次コィルを覆う磁性体層とを備えて構成した請求の 範囲第 1項記載の電磁結合を用いたフ ールセーフ論理演算回路。
( 6 ) 前記複数の一次コイルは、 一方の端子が一定電位に保持され、 他方の端子に入力信号が入力する構成であり、 隣合う一方の一次コ ィルの一定電位に保持される端子と他方の一次コイルの信号入力端 子とが重なるよう積層形成される請求の範囲第 5項記載の電磁結合 を用いたフヱールセーフ論理演算回路。
( 7 ) 前記二次コイルは、 一次コイルと同じ側の絶縁基板面に一次 コイルと積層されて形成される請求の範囲第 5項記載の電磁結合を 用いたフエールセーフ論理演算回路。
( 8 ) 前記二次コイルは、 一次コイルと反対側の絶縁基板面に形成 される請求の範囲第 5項記載の電磁結合を用いたフ ールセーフ論 理演算回路。
( 9 ) 前記二次コィルがー次コィルと反対側に形成される場合にお いて、 磁性体層が絶縁基板によつて分離される構成である請求の範 囲第 8項記載の電磁結合を用いたフエールセーフ論理演算回路。
( 10) 前記二次コィルがー次コィルと反対側に形成される場合にお いて、 磁性体層が絶縁基板も含めて両コイルを連続的閉磁路として 覆う構成である請求の範囲第 8項記載の電磁結合を用いたフエール セーフ論理演算回路。
( 1 1 ) 前記トラ ンスは、 絶縁基板上に多数配置される場合において. トラ ンスの一次及び二次コイルを覆う磁性体層がトラ ンス数に対応 して予め形成された押え板部材を、 絶縁基板の上下方向から取り付 けて両コィル周囲を磁性体層で覆う構成である請求の範囲第 5項記 載の電磁結合を用いたフ ールセーフ論理演算回路。
( 12) 高工ネルギ状態に相当する論理値 1 と低エネルギ状態に相当 する論理値 0の 2値の論理変数で表され 2つのグループに分割され た互いに同期した複数の交流入力信号が入力し、 一方のグループの 各入力信号に基づく 同相の発生磁束の加算値に応じた第 1 出力信号 と、 他方のグループの各入力信号に基づく同相の発生磁束の加算値 に応じて前記一方のグループの第 1 出力信号に対して逆相である第
2出力信号とを発生する ト ラ ンス結合を備えた入力信号演算処理部 と、 該入力信号演算処理部から発生した第 1 出力信号と第 2出力信 号の出力レベルを判定し、 この出力レベルに基づいて高工ネルギ状 態に相当する論理値 1 と低エネルギ状態に相当する論理値 0の出力 を発生し故障時に論理値 0の出力となるレベル検定回路とを含んで 構成したことを特徴とする電磁結合を用いたフ エールセーフ論理演 算回路。
( 13) 前記入力信号演算処理部は、 一方のグループの各入力信号が 各々入力する互いに電磁的に結合した複数の一次コイルと、 該複数 の一次コイルの全てに電磁的に結合し各一次コイルから発生する磁 束の加算値に応じた出力を発生する二次コイルとからなる第 1 ト ラ ンスと、 他方のグループの各入力信号が各々入力する互いに電磁的 に結合した複数の一次コイルと、 該複数の一次コイルの全てに電磁 的に結合し各一次コィルから発生する磁束の加算値に応じた出力を 前記第 1 ト ラ ンスの二次コイル出力とは逆相で発生する二次コイル とからなる第 2 ト ラ ンスとを備え、 前記第 1 ト ラ ンスの二次コイ ル と第 2 トランスの二次コイルとを直列に接続する構成である請求の 範囲第 12項記載の電磁結合を用いたフ ールセーフ論理演算回路。 ( 1 4) 前記入力信号演算処理部は、 一方のグループの各入力信号が 各々入力した時に同相の磁束として加算する第 1 の一次コイル群と、 他方のグループの各入力信号が各々入力した時に前記第 1 の一次コ ィル群とは逆相の磁束として加算する第 2の一次コイル群と、 両方 の一次コィル群に電磁的に結合した 1 つの二次コイルとからなる第
3 トラ ンスで構成される請求の範囲第 12項記載の電磁結合を用いた フェールセーフ論理演算回路。
( 1 5 ) 高工ネルギ状態に相当する論理値 1 と低エネルギ状態に相当 する論理値 0の 2値の論理変数で表され 2つのグループに分割され 共通のキャ リア信号で変調されて互いに同期した複数の交流入力信 号が入力し、 一方のグループの各入力信号が各々入力した時に同相 の磁束として加算する第 3の一次コイル群と、 他方のグループの各 入力信号が各々入力した時に前記第 3の一次コイル群とは逆相の磁 束として加算する第 4の一次コイル群と、 前記キャ リ ア信号の入力 により第 3の一次コイル群と同相の磁束を発生するキヤ リア信号入 力用一次コイルと、 全ての一次コイルに電磁的に結合し前記第 3の 一次コイル群の磁束と同相の出力を発生する 1 つの二次コイルとか らなる第 4 トランスと、 一方のグループの各入力信号が各々入力し た時に前記第 4 トラ ンスの第 3の一次コイル群と同相の磁束として 加算する第 5の一次コイル群と、 他方のグループの各入力信号が各 々入力した時に前記第 5の一次コイル群とは逆相の磁束として加算 する第 6の一次コイル群と、 前記キャ リ ア信号の入力により第 6の 一次コイル群と同相の磁束を発生するキヤ リア信号入力用一次コィ ルと、 全ての一次コィルに電磁的に結合し一次コィル側の加算磁束 を前記第 4 トランスの二次コイルと同相の出力にして発生する 1 つ の二次コイルとからなる第 5 トランスとからなり第 4 トランス及び 第 5 トラ ンスの出力端をワイヤー ド ' オア接続した入力信号演算処 理部と、 該入力演算処理部のワイヤー ド · オア出力レベルを判定し この出力レベルに基づいて高工ネルギ状態に相当する論理値 1 と低 エネルギ状態に相当する論理値 0の出力を発生し故障時に論理値 0 の出力となるレベル検定回路とを含んで構成したこ とを特徴とする 電磁結合を用いたフェールセーフ論理演算回路。
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