JPS6068719A - フェイルセ−フ論理回路 - Google Patents
フェイルセ−フ論理回路Info
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- JPS6068719A JPS6068719A JP17591483A JP17591483A JPS6068719A JP S6068719 A JPS6068719 A JP S6068719A JP 17591483 A JP17591483 A JP 17591483A JP 17591483 A JP17591483 A JP 17591483A JP S6068719 A JPS6068719 A JP S6068719A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/282—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator astable
- H03K3/2823—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator astable using two active transistor of the same conductivity type
- H03K3/2825—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator astable using two active transistor of the same conductivity type in an asymmetrical circuit configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、鉄道信号の処理装置のように、フェイルセー
フな情報処理装置に用いる論理回路に関し、特に論理演
算発振器とその出力を整流する整流回路とからなるフェ
イルセーフ論理回路に関する。
フな情報処理装置に用いる論理回路に関し、特に論理演
算発振器とその出力を整流する整流回路とからなるフェ
イルセーフ論理回路に関する。
従来技術
しきい値発振器を用いた論理演算発振器とその出力を整
流する整流回路とから成り、入力信号の組合せに応じて
出ノ〕あり又は出力なしになり、かつ、当該論理回路の
故障により出力なしになるフェイルセーフな論理回路は
種々提案されている。
流する整流回路とから成り、入力信号の組合せに応じて
出ノ〕あり又は出力なしになり、かつ、当該論理回路の
故障により出力なしになるフェイルセーフな論理回路は
種々提案されている。
しかし、従来のこの種の論理回路は、いずれも入力信号
が２値（” １ ’″、”Ｏ”）である場合の回路であ
るから、入力信号の一つが２伯信号（” １ 。
が２値（” １ ’″、”Ｏ”）である場合の回路であ
るから、入力信号の一つが２伯信号（” １ 。
、“０″）のレベルよりも高いレベルの故障信号を含む
モジュラ−３の信号であると、出力ありになってしまい
、従って入力信号自体が故障信号の場合にフェイルセー
フにならない欠点がある。
モジュラ−３の信号であると、出力ありになってしまい
、従って入力信号自体が故障信号の場合にフェイルセー
フにならない欠点がある。
すなわら、この種の論理回路においＣは、当該論理回路
の入力側に位置する入力回路の短絡故障等により電源電
圧が直接入力する等、入力回路の故障により入力信号の
レベルが２値信号（” １ ” 。
の入力側に位置する入力回路の短絡故障等により電源電
圧が直接入力する等、入力回路の故障により入力信号の
レベルが２値信号（” １ ” 。
１１０ ＩＩ ）のレベルＪζりも高くなることがある
。しかし、従来のこの種の論、理回路は、たとえば、＋
Ｖを２値信号の′１″に対応させ零を２偵信号の０′″
と回路故障信号（φ）に対応させたり、＋■と−Ｖを２
値信ｑの”ｉ ” 、！： ”Ｏ” に対応さｕ。
。しかし、従来のこの種の論、理回路は、たとえば、＋
Ｖを２値信号の′１″に対応させ零を２偵信号の０′″
と回路故障信号（φ）に対応させたり、＋■と−Ｖを２
値信ｑの”ｉ ” 、！： ”Ｏ” に対応さｕ。
零を回路故障信号（φ）とする論理積回路の場合は、全
ての入力が＋Ｖ（又は−Ｖ）のとき前記論理演算発振器
が発振する構成になっているため、２値信号（” １
” 、”Ｏ” ）よりも高いレベルの故障信号が人力し
ても論理演算発振器が発振し、従って前記故障信号に対
してフェイルセーフにならなかった。
ての入力が＋Ｖ（又は−Ｖ）のとき前記論理演算発振器
が発振する構成になっているため、２値信号（” １
” 、”Ｏ” ）よりも高いレベルの故障信号が人力し
ても論理演算発振器が発振し、従って前記故障信号に対
してフェイルセーフにならなかった。
発明の目的
本発明は、２値信号のレベルよりも高いレベルの故障信
号が入力したとさも出力なしになるフェイルセーフな論
理回路を提供することを目的とする。
号が入力したとさも出力なしになるフェイルセーフな論
理回路を提供することを目的とする。
発明の構成
上記目的は本発明によれば、入力信号に対し上手にしき
い値レベルを右し、がっ、回路要素の故障で発振しない
論理演鐸回路を用い、その出力側にフェイルセーフな整
流回路を設けることにより、２値信号（” １ ” 、
“’Ｏ”）よりも高いレベルの故陣信＠（φ）が入力し
たときは前記論理演算発振器が発振せず、出力なしにな
るようにすることにより達成される。
い値レベルを右し、がっ、回路要素の故障で発振しない
論理演鐸回路を用い、その出力側にフェイルセーフな整
流回路を設けることにより、２値信号（” １ ” 、
“’Ｏ”）よりも高いレベルの故陣信＠（φ）が入力し
たときは前記論理演算発振器が発振せず、出力なしにな
るようにすることにより達成される。
実施例
以下、図面に示す実施例に基いて本発明を説明づる。
第１図において、り１）は上下にしきい（ＩＣｉをもち
回路要素の故障により発振しない論理演算発振器であり
、（２）は論理演算発振器（１）の出ツノを整流する整
流回路である。
回路要素の故障により発振しない論理演算発振器であり
、（２）は論理演算発振器（１）の出ツノを整流する整
流回路である。
論理演ｎ発振器（１）は、図示の例では２個の入力端子
（１０，１１）を有し、端子（１０，１１）への入力信
号が個々に入力覆る２個のウィンドウコンパレータ（１
２，１３）と、両ウィンドウコンパレータ（１２，１３
）を接続する接続回路（１４）とで構成されている。
（１０，１１）を有し、端子（１０，１１）への入力信
号が個々に入力覆る２個のウィンドウコンパレータ（１
２，１３）と、両ウィンドウコンパレータ（１２，１３
）を接続する接続回路（１４）とで構成されている。
各ウィンドウコンパレータ（１２，−１３）は、上下の
しきい値レベルにより定められた窓を有し、入力信号の
レベルが前記窓の範囲内のときだ【ノ梵振し、入力信号
のレベルが前記窓以上のとき、以上のとぎ及び回路故障
のときに発振けず、非対称誤りの特性を有する既知の回
路である。各ウィンドウコンパレータ（１２，１３＞は
、図示の例では直列に接続された３個のトランジスタ（
Ｑｌ、Ｑｌ 。
しきい値レベルにより定められた窓を有し、入力信号の
レベルが前記窓の範囲内のときだ【ノ梵振し、入力信号
のレベルが前記窓以上のとき、以上のとぎ及び回路故障
のときに発振けず、非対称誤りの特性を有する既知の回
路である。各ウィンドウコンパレータ（１２，１３＞は
、図示の例では直列に接続された３個のトランジスタ（
Ｑｌ、Ｑｌ 。
Ｒ３，Ｒ５，Ｒ６，Ｑｌ ）と、８個の抵抗（Ｒ１，Ｒ
２，Ｒ３、Ｒ４，Ｒ７，１で８．Ｒ１１，Ｒ１２，Ｒ１
３，Ｒ１４，Ｒ１５゜ｌ犬１Ｇ、 Ｒ１７，Ｒ１８）と
で構成されている。
２，Ｒ３、Ｒ４，Ｒ７，１で８．Ｒ１１，Ｒ１２，Ｒ１
３，Ｒ１４，Ｒ１５゜ｌ犬１Ｇ、 Ｒ１７，Ｒ１８）と
で構成されている。
ウィンドウコンパレータ（１２）のトランジスタ（Ｑｌ
）のベースにはウィンドウコンパレータ（１３）のトラ
ンジスタ（Ｑｌ）の出力がコレクタ抵抗（ＲＩＧ、 Ｒ
１７）により分圧されて抵抗（Ｒ１８）を介して入ノＪ
し、１−ランジスタ（Ｑｌ）のベースにはトランジスタ
（Ｑｌ）の出ノ〕が抵抗（Ｒ２，Ｒ３）にｊ二り端子（
１５）への電源入力のレベルシフト分を含めて分圧して
入力し、トランジスタ（Ｒ３）のベースには１〜ランジ
スタ（Ｑｌ）の出力が抵抗（Ｒ４，Ｒ５）により分圧さ
れて入力しＣおり、トランジスタ（Ｒ３）の出力はコレ
クタ抵抗（Ｒ６、Ｒ７）で分割されて抵抗（Ｒ８）を介
して接続回路（１４）に供給される。このウィンドウコ
ンパレータ（１２）は、端子（１５）への電源入力をＥ
１端子（１０）への入ツノを１１、抵抗（［７１，Ｒ２
，Ｒ３゜Ｒ［ｉ、Ｒ７）の抵抗値を各々Ｒｉ、Ｒ２，Ｒ
３，Ｒ６，Ｒ７どづるど、 （Ｒ１＋１で２ ＋Ｒ３） Ｅ （Ｒ６＋１１７ ）
Ｅ□〈 ■ １ 〈 Ｆ＜ ３ １？ ５ の条件で発振する。
）のベースにはウィンドウコンパレータ（１３）のトラ
ンジスタ（Ｑｌ）の出力がコレクタ抵抗（ＲＩＧ、 Ｒ
１７）により分圧されて抵抗（Ｒ１８）を介して入ノＪ
し、１−ランジスタ（Ｑｌ）のベースにはトランジスタ
（Ｑｌ）の出ノ〕が抵抗（Ｒ２，Ｒ３）にｊ二り端子（
１５）への電源入力のレベルシフト分を含めて分圧して
入力し、トランジスタ（Ｒ３）のベースには１〜ランジ
スタ（Ｑｌ）の出力が抵抗（Ｒ４，Ｒ５）により分圧さ
れて入力しＣおり、トランジスタ（Ｒ３）の出力はコレ
クタ抵抗（Ｒ６、Ｒ７）で分割されて抵抗（Ｒ８）を介
して接続回路（１４）に供給される。このウィンドウコ
ンパレータ（１２）は、端子（１５）への電源入力をＥ
１端子（１０）への入ツノを１１、抵抗（［７１，Ｒ２
，Ｒ３゜Ｒ［ｉ、Ｒ７）の抵抗値を各々Ｒｉ、Ｒ２，Ｒ
３，Ｒ６，Ｒ７どづるど、 （Ｒ１＋１で２ ＋Ｒ３） Ｅ （Ｒ６＋１１７ ）
Ｅ□〈 ■ １ 〈 Ｆ＜ ３ １？ ５ の条件で発振する。
ウィンドウコンパレータ（１３）の１〜ランジスタ（Ｒ
５）のベースには接続回路（１４）の出力が入力し、ト
ランジスタ（Ｒ６）のベースには１−ランジスタ（Ｒ５
）の出力が抵抗（Ｒ１２，Ｒｊ３）にＪ：り端子（８）
への電源入力のレベルシフト分を含めて分圧して入力し
、１〜ランジスタ（Ｑｌ）のベースには１〜ランジスタ
（Ｒ６）の出力が抵抗（Ｒ１４、Ｒ１５） Ｋより分圧
されて入ノＪしている。このウィンドウコンパレータ（
１３）は、端子（１５）への電源入力をＥ１端子（１１
）への入力信号を１２、抵抗（［＜１１． Ｒ１２，Ｒ
１３，ＲｌＧ、 Ｒｌｒ＞の抵抗値を各々Ｒ１１，Ｒ１
２，Ｒ１３，Ｒ１６，Ｒ１７とすると、（Ｒ１１＋Ｒ１
２＋Ｒ１３）Ｅ （Ｒ１６＋Ｒ１７）Ｅ＜■２＜ Ｒ１３Ｒ１７ の条件で発振する。
５）のベースには接続回路（１４）の出力が入力し、ト
ランジスタ（Ｒ６）のベースには１−ランジスタ（Ｒ５
）の出力が抵抗（Ｒ１２，Ｒｊ３）にＪ：り端子（８）
への電源入力のレベルシフト分を含めて分圧して入力し
、１〜ランジスタ（Ｑｌ）のベースには１〜ランジスタ
（Ｒ６）の出力が抵抗（Ｒ１４、Ｒ１５） Ｋより分圧
されて入ノＪしている。このウィンドウコンパレータ（
１３）は、端子（１５）への電源入力をＥ１端子（１１
）への入力信号を１２、抵抗（［＜１１． Ｒ１２，Ｒ
１３，ＲｌＧ、 Ｒｌｒ＞の抵抗値を各々Ｒ１１，Ｒ１
２，Ｒ１３，Ｒ１６，Ｒ１７とすると、（Ｒ１１＋Ｒ１
２＋Ｒ１３）Ｅ （Ｒ１６＋Ｒ１７）Ｅ＜■２＜ Ｒ１３Ｒ１７ の条件で発振する。
接続回路（１４）はトランジスタ（Ｑ４）と２個の抵抗
（Ｒ９，’Ｒ１０）とで構成されでいる。トランジスタ
（Ｑ４）は、ベースがウィンドウコンパレータ〈１２）
の出力端子に接続され、コレクタが端子（１０〉にコレ
クタ抵抗＜４ｉ）を介して接続されているとともに抵抗
（Ｒ１０）を介してウィンドウコンパレータ（１３）の
トランジスタ（Ｑ５）のベースに接続され、エミッタが
端子（１５）に接続されている。
（Ｒ９，’Ｒ１０）とで構成されでいる。トランジスタ
（Ｑ４）は、ベースがウィンドウコンパレータ〈１２）
の出力端子に接続され、コレクタが端子（１０〉にコレ
クタ抵抗＜４ｉ）を介して接続されているとともに抵抗
（Ｒ１０）を介してウィンドウコンパレータ（１３）の
トランジスタ（Ｑ５）のベースに接続され、エミッタが
端子（１５）に接続されている。
整）７！を平消回路（２）は、論理演算発振器（１）の
発振出力がパノｊしているときだけ出力ありになり、発
振出力が入力していないとぎ及び回路故障のどきに出力
なしになるフェイルセーフに作られた回路である。この
ような整流回路は、たとえば特公昭４５−２９０５４号
公報、特公昭５１−３８２１１号公報、特開昭５７−１
５７６２３号公報、日本信号技報（第２巻、第３号、１
９８１年発行）等にしきい値発振回路と組合されてフェ
イルセーフな論理回路を構成するための倍電圧整流回路
どして記載された既知の回路を用いることができ、たと
えば図に示すように、２端子のコンデンサ（２０）と、
４端子のコンデンサ（２１）と、２個のダイオード（２
２，２３＞とからなる倍電圧整流回路の出力側にトラン
ジスタ（２４）と抵抗（２５）とで構成されｌＣ出出１
回路を設けた回路を用いることができる。
発振出力がパノｊしているときだけ出力ありになり、発
振出力が入力していないとぎ及び回路故障のどきに出力
なしになるフェイルセーフに作られた回路である。この
ような整流回路は、たとえば特公昭４５−２９０５４号
公報、特公昭５１−３８２１１号公報、特開昭５７−１
５７６２３号公報、日本信号技報（第２巻、第３号、１
９８１年発行）等にしきい値発振回路と組合されてフェ
イルセーフな論理回路を構成するための倍電圧整流回路
どして記載された既知の回路を用いることができ、たと
えば図に示すように、２端子のコンデンサ（２０）と、
４端子のコンデンサ（２１）と、２個のダイオード（２
２，２３＞とからなる倍電圧整流回路の出力側にトラン
ジスタ（２４）と抵抗（２５）とで構成されｌＣ出出１
回路を設けた回路を用いることができる。
この論理回路において、論理演算発振器（１）は端子（
１０）への入力信号（１１）が、上限のしきい値を越え
ていると１〜ランジスタ（Ｑ４）がオンのままであり、
下限のしきい値に達していないとトランジスタ（Ｑ２）
がオンのままである。また、端子（１１）への入力信号
（Ｉ２）が、上限のしきい値を越えていると下ランジス
タ（Ｑｌ ）がオンのままであり、下限のしきい値に達
していないとトランジスタ（Ｑ６）がオンのままである
。
１０）への入力信号（１１）が、上限のしきい値を越え
ていると１〜ランジスタ（Ｑ４）がオンのままであり、
下限のしきい値に達していないとトランジスタ（Ｑ２）
がオンのままである。また、端子（１１）への入力信号
（Ｉ２）が、上限のしきい値を越えていると下ランジス
タ（Ｑｌ ）がオンのままであり、下限のしきい値に達
していないとトランジスタ（Ｑ６）がオンのままである
。
しかし、端子（１１）への入力信号（１２）が発振条件
を充足している状態で、端子（１０）への入力信号（１
１）が発振条件を充足すると、論理演算発振器（１）は
、各トランジスタが次のにうに動作して発振する。すな
わち、 Ｑ２・オフ→Ｑ３・オフ→Ｑ４・オン→Ｑ５ ・Ａフ→
Ｑ６ ・Ａフ→Ｑ７・Ａツー＞Ｑｌ ・Ａン→Ｑ２ ・
Ａン→Ｑ３・オン→Ｑ４・オフ→Ｑ５・オン→Ｑ６ ・
Ａン→・・・・・・ と発振する。また、端子（１０）への入力信号（１１）
が発振条件を充足している状態で、端子（１１）への入
力信＠＜１２）が発振条件を充足すると、論理演算発振
器（１）は、各トランジスタが、Ｑ６ ・Ａフ→Ｑ７・
オフ→Ｑ１ ・オン→Ｑ２ ・Ａン→Ｑ３ ・オン→Ｑ
４ ・オフ→Ｑ５ ・オン→Ｑ６・オン→Ｑ７ ・オン
→Ｑ１ ・オフ→Ｑ２ ・オフと発振する。
を充足している状態で、端子（１０）への入力信号（１
１）が発振条件を充足すると、論理演算発振器（１）は
、各トランジスタが次のにうに動作して発振する。すな
わち、 Ｑ２・オフ→Ｑ３・オフ→Ｑ４・オン→Ｑ５ ・Ａフ→
Ｑ６ ・Ａフ→Ｑ７・Ａツー＞Ｑｌ ・Ａン→Ｑ２ ・
Ａン→Ｑ３・オン→Ｑ４・オフ→Ｑ５・オン→Ｑ６ ・
Ａン→・・・・・・ と発振する。また、端子（１０）への入力信号（１１）
が発振条件を充足している状態で、端子（１１）への入
力信＠＜１２）が発振条件を充足すると、論理演算発振
器（１）は、各トランジスタが、Ｑ６ ・Ａフ→Ｑ７・
オフ→Ｑ１ ・オン→Ｑ２ ・Ａン→Ｑ３ ・オン→Ｑ
４ ・オフ→Ｑ５ ・オン→Ｑ６・オン→Ｑ７ ・オン
→Ｑ１ ・オフ→Ｑ２ ・オフと発振する。
従って、この論理回路は、入力信号Ｎｌ 、１２）のレ
ベルがウィンドウコンパレータ（１２，１３）の窓内で
ない限り論理演算発振器（１）が発振しない。
ベルがウィンドウコンパレータ（１２，１３）の窓内で
ない限り論理演算発振器（１）が発振しない。
第２図は、３人ノコの論理演算発振器の実施例である。
この論理演算発振器は、第３のウィンドウコンパレータ
（１６）をウィンドウコンパレータ（１３）の次段に接
続回路（１７）を介して接続している。
（１６）をウィンドウコンパレータ（１３）の次段に接
続回路（１７）を介して接続している。
ウィンドウコンパレータ（１Ｇ）は、他のウィンドウコ
ンパレータ（１２，１３）と同様に３個のトランジスタ
（Ｑ９ 、 ＱＩＯ，Ｑｌｌ）と、８個の抵抗（Ｒ２１
，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６，Ｒ２７゜
Ｒ２８）で構成され、接続回路（１７）の出力が１−ラ
ンジスタ（Ｑ９）のベースに入力し、入力端子（１８）
への入力信号（Ｉ３）がトランジスタ（Ｑ９）のコレク
タに抵抗（Ｒ２１）を介して入力し、またトランジスタ
（Ｑｌｌ）の出力をコレクタ抵抗（Ｒ２６，Ｒ２７）に
より分圧して抵抗（Ｒ２８）を介してトランジスタ（Ｑ
ｌ ）のベースに供給している。このウィンドウコンパ
レータ（１６）は、端子（１８）への入力信号を１３、
端子（１５）への電源入力をＥ、抵抗（Ｒ２１，Ｒ２２
，Ｒ２３，Ｒ２Ｏ，Ｒ２７）の抵抗値を各々Ｒ２１，Ｒ
２２，Ｒ２３，Ｒ２６，Ｒ２７とすると、 （Ｒ２１＋Ｒ２２＋Ｒ２３） Ｅ （Ｒ２Ｇ＋Ｒ２７）
Ｅ＜１３＜□ Ｒ２３Ｒ２７ の条ｆ１で発振づる。
ンパレータ（１２，１３）と同様に３個のトランジスタ
（Ｑ９ 、 ＱＩＯ，Ｑｌｌ）と、８個の抵抗（Ｒ２１
，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６，Ｒ２７゜
Ｒ２８）で構成され、接続回路（１７）の出力が１−ラ
ンジスタ（Ｑ９）のベースに入力し、入力端子（１８）
への入力信号（Ｉ３）がトランジスタ（Ｑ９）のコレク
タに抵抗（Ｒ２１）を介して入力し、またトランジスタ
（Ｑｌｌ）の出力をコレクタ抵抗（Ｒ２６，Ｒ２７）に
より分圧して抵抗（Ｒ２８）を介してトランジスタ（Ｑ
ｌ ）のベースに供給している。このウィンドウコンパ
レータ（１６）は、端子（１８）への入力信号を１３、
端子（１５）への電源入力をＥ、抵抗（Ｒ２１，Ｒ２２
，Ｒ２３，Ｒ２Ｏ，Ｒ２７）の抵抗値を各々Ｒ２１，Ｒ
２２，Ｒ２３，Ｒ２６，Ｒ２７とすると、 （Ｒ２１＋Ｒ２２＋Ｒ２３） Ｅ （Ｒ２Ｇ＋Ｒ２７）
Ｅ＜１３＜□ Ｒ２３Ｒ２７ の条ｆ１で発振づる。
接続回路（１１）は、接続回路（１４）と同様にトラン
ジスタ（Ｑ８）と２個の抵抗（Ｒ１９，Ｒ２０）とから
成り、トランジスタ（Ｑ８）のベースに前段のウィンド
ウコンパレータ（１３）の出力が入力している。トラン
ジスタ（Ｑ８）のコレクタは、抵抗（Ｒ１９）を介して
端子（１１）に接続されているとともに、抵抗（Ｒ２０
）を介して次段のウィンドウコンパレータ（１６）のト
ランジスタ（Ｑ９）のベースに接続されている。
ジスタ（Ｑ８）と２個の抵抗（Ｒ１９，Ｒ２０）とから
成り、トランジスタ（Ｑ８）のベースに前段のウィンド
ウコンパレータ（１３）の出力が入力している。トラン
ジスタ（Ｑ８）のコレクタは、抵抗（Ｒ１９）を介して
端子（１１）に接続されているとともに、抵抗（Ｒ２０
）を介して次段のウィンドウコンパレータ（１６）のト
ランジスタ（Ｑ９）のベースに接続されている。
この論理演算発振器も、端子（１０，１１，１８＞への
入力信号のレベルが対応づるウィンドウコンパレータ（
１２，１３，１６）の上限のしきい値を越えていると、
対応するトランジスタ（Ｑｌ、Ｑ４．Ｑ８ ）がオンの
ままであり、下限のしきい値に達していないと前記トラ
ンジスタ（Ｑ２．Ｑ６．ＱＩＯ）がオンのままとなるた
め、各々発振しない。しかし、端子（ｉｏ、ｉｉ、１ｇ
）への入力信号のレベルが対応するウィンドウコンパレ
ータ（１２，１３，１６）の窓内であると、各１−ラン
ジスタがオン・Ａフして発振Ｊる。
入力信号のレベルが対応づるウィンドウコンパレータ（
１２，１３，１６）の上限のしきい値を越えていると、
対応するトランジスタ（Ｑｌ、Ｑ４．Ｑ８ ）がオンの
ままであり、下限のしきい値に達していないと前記トラ
ンジスタ（Ｑ２．Ｑ６．ＱＩＯ）がオンのままとなるた
め、各々発振しない。しかし、端子（ｉｏ、ｉｉ、１ｇ
）への入力信号のレベルが対応するウィンドウコンパレ
ータ（１２，１３，１６）の窓内であると、各１−ラン
ジスタがオン・Ａフして発振Ｊる。
発明の効果
以上のように本発明は、人力信号に対し上下にしきい値
レベルを有し、かつ、回路要素の故障で発振しない論理
演算発振器を用い、その出力側にフェルセーフな整流回
路を設けたから、２値信号（”１”、”Ｏ”）よりも高
いレベルの故障信号（φ）が入力したと命は前表論理演
算発振器が発振せず、従って故障信号１（φ）に対して
もフェルセーフになる。
レベルを有し、かつ、回路要素の故障で発振しない論理
演算発振器を用い、その出力側にフェルセーフな整流回
路を設けたから、２値信号（”１”、”Ｏ”）よりも高
いレベルの故障信号（φ）が入力したと命は前表論理演
算発振器が発振せず、従って故障信号１（φ）に対して
もフェルセーフになる。
第１図は本発明にかかる論理回路の一実施例を示す図、
第２図は論理演算発振器の他の実施例を示す図である。
（１）：論理演算発振器、（２）：整流回路、（１ｏ
、ｉｉ）二人力端子、 （１２，１３，１６） ：ウインドウコンパレータ、（
１８） ：入力端子。
、ｉｉ）二人力端子、 （１２，１３，１６） ：ウインドウコンパレータ、（
１８） ：入力端子。
Claims (1)
- １）入力信号に対し上下にしきい値をもち、かつ、回路
要素の故障で発振しない論理演算発振器と、前記論理演
算発振器の出力信号を整流する整流回路とからなるフェ
イルセーフ論、理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591483A JPS6068719A (ja) | 1983-09-22 | 1983-09-22 | フェイルセ−フ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591483A JPS6068719A (ja) | 1983-09-22 | 1983-09-22 | フェイルセ−フ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068719A true JPS6068719A (ja) | 1985-04-19 |
Family
ID=16004449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17591483A Pending JPS6068719A (ja) | 1983-09-22 | 1983-09-22 | フェイルセ−フ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000217A1 (fr) * | 1991-06-28 | 1993-01-07 | The Nippon Signal Co., Ltd. | Appareil de commande du coulisseau dans une presse |
| WO1994002992A1 (fr) * | 1992-07-16 | 1994-02-03 | The Nippon Signal Co., Ltd. | Circuit a fonctionnement logique anti-defaillance recourant a un couplage electromagnetique |
| US6334077B1 (en) | 1997-09-19 | 2001-12-25 | The Nippon Signal Co., Ltd. | Operation apparatus for press |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574764B2 (ja) * | 1977-12-27 | 1982-01-27 |
-
1983
- 1983-09-22 JP JP17591483A patent/JPS6068719A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574764B2 (ja) * | 1977-12-27 | 1982-01-27 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993000217A1 (fr) * | 1991-06-28 | 1993-01-07 | The Nippon Signal Co., Ltd. | Appareil de commande du coulisseau dans une presse |
| WO1994002992A1 (fr) * | 1992-07-16 | 1994-02-03 | The Nippon Signal Co., Ltd. | Circuit a fonctionnement logique anti-defaillance recourant a un couplage electromagnetique |
| US5442303A (en) * | 1992-07-16 | 1995-08-15 | The Nippon Signal Co., Ltd. | Electromagnetically coupled fail-safe logic circuit |
| US6334077B1 (en) | 1997-09-19 | 2001-12-25 | The Nippon Signal Co., Ltd. | Operation apparatus for press |
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