WO1994010632A1 - Anordnung mit mehreren aktiven und passiven busteilnehmern - Google Patents

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WO1994010632A1
WO1994010632A1 PCT/DE1993/001042 DE9301042W WO9410632A1 WO 1994010632 A1 WO1994010632 A1 WO 1994010632A1 DE 9301042 W DE9301042 W DE 9301042W WO 9410632 A1 WO9410632 A1 WO 9410632A1
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Siegfried Block
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Franz Leigsnering
Werner Pfatteicher
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Definitions

  • the invention relates to an arrangement with a plurality of active and passive bus users, each of which is assigned a memory.
  • the memories in such arrangements each have a memory area.
  • the content of the memory area of each bus subscriber must be identical and changes to the content in this memory area must be made synchronously, with different runtimes in the system having to be taken into account.
  • Computer system has no relation to the type of arrangement to which the invention relates.
  • the present invention has for its object to provide an arrangement of the type mentioned, in which the content of the memory area is changed quasi synchronously.
  • the arrangement according to the invention is used in particular in a programmable logic controller, preferably in a programmable logic controller with a central device and at least one expansion device, which are connected to one another via a connection cable comprising the system bus and the message line.
  • FIG 1 shows an arrangement according to the invention
  • Figure 2 is a timing diagram of the relevant control signals.
  • System bus SYB having address, data and control lines connected to one another.
  • the master processors are labeled MP1, MP2, the slave processors are labeled SP1, SP2, each of which is assigned a memory S1, S2, SSI, SS2.
  • the memories S1, S2, SSI, SS2 each have a memory area SB1, SB2, SB3, SB4, each processor MP1, MP2, SP1, SP2 reading to its own memory area SB1, SB2, SB3, SB4 and each Master processor MPl, MP2 can write access to each memory area SBl, SB2, SB3, SB4.
  • Master processors MPl, MP2 for transmitting a read and write signal to a read and a write line RL, WL, the slave processors only one read line RL, the write line WL via the system bus SYB to all processors MPl, MP2, SP1, SP2 is performed.
  • Master processors MP1, MP2 are additionally provided with arbiters AR1, AR2 in order to manage the system bus SYB to take over, to process bus requests of the master processors, to make bus allocation decisions and to lock the system bus SYB for unauthorized master processors.
  • a signal line ML is connected to the processors MPl, MP2 via level interrogation lines PA1, PA2 and via switches Stl, St2, St3, St4 which can be controlled by the processors MPl, MP2, SP1, SP2, via a pull-up resistor R the signal line is pulled to high level.
  • the level on the signal line ML serves as the signal signal SR (System Ready,
  • FIG 2 which is read by the master processors, and in an idle state, during which the switches Stl, ... are connected to the ground connection, the level of the signal is switched to low level.
  • This low level can therefore be called the dominant state on the signal line ML, since it overlaps the high level as a recessive state. The dominant low state is maintained until all switches Stl, ... are open.
  • FIG. 2 in which a write signal WR, the message signal SR and an address signal Adr are shown in a time diagram. It is assumed that the master processor MP1 has write access to the memory areas SB1, SB2, SB3, SB4 between a point in time t0 and a point in time t4 in order to insert new data into them
  • the processors MPl, MP2, SP1, SP2 show this to the master processor MPl by the signal SR, in that the processors MPl, MP2, SP1, SP2 open their switches Stl, St2, St3, St4 after the data have been written in. If all processors have opened their switch, the signal SR is deactivated and switches to the recessive high level which the master processor reads in via the signal line ML and the level query line PA1. This is the case in the present example at time t2. The message signal SR remains in the recessive state until the write access is completed at the time t4.
  • the message signal SR is thus generated by the processors MPl, MP2, SP1 and SP2 according to the following scheme:
  • each processor MPl, MP2, SP1 and SP2 activates the message signal SR, which assumes a dominant state, by closing the switches Stl, St2, St3 and St4.
  • MP2 In order to prevent a master processor MP1, MP2 from merging into its memory area SB1, SB2 during a read access by another master processor MPl, MP2
  • the master processors MP1, MP2 are armed both before a write and before a read access. As a result, a master processor is not disturbed by other master processors during a so-called “read-modify-write” access. An “interlocking nesting "of accesses by several master processors MPl, MP2 is excluded.
  • a slave processor SP1, SP2 refuses to acknowledge a master processor MPl, MP2 during a write access by these master processors MPl, MP2, i. that is, the slave processors SP1, SP2 activate the report signal SR (dominant state) if the slave processors SP1, SP2 are reading from their memory area. The write access is stopped until the slave processors SP1, SP2 have finished their internal read operations.
  • an adaptation device can be inserted between the respective processors and the system bus SYB. This generates the message signal SR by means of a timer, the expiry time of which must exceed the longest duration of an access cycle. It is terminated as soon as the adaptation device detects a high level of the message signal SR. If such
  • the access can only be terminated after the timer has expired.
  • the adaption device ensures that the new arrangement is compatible with processors previously available.
  • Interface modules which are used to couple a central device with expansion devices, keep the message signal SR low when accessing processors in an expansion device until the most distant unit in its coupling strands receives the write signal and its message signal SR to the Central device has returned.
  • the time required for this corresponds to twice the maximum signal runtime in the line.
  • the interface module takes this time information from its individual line timing or the information about the cable length between the respective processors.

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Abstract

Die Erfindung betrifft eine Anordnung mit mehreren aktiven und passiven Busteilnehmern (MP1, MP2, SP1, SP2), denen jeweils ein Speicher (S1, S2, SS1, SS2) zugeordnet ist, welche jeweils einen Speicherbereich (SB1, SB2, SB3, SB4) aufweisen, wobei jeder Busteilnehmer (MP1, MP2, SP1, SP2) auf seinen eigenen Speicherbereich (SB1, SB2, SB3, SB4) lesend und jeder aktive Busteilnehmer (MP1, MP2) auf jeden Speicherbereich (SB1, SB2, SB3, SB4) schreibend zugreifen kann. Eine Steuerleitung (ML) ist zur Übertragung eines Meldesignals (SR) vorgesehen, welches dem auf die Speicherbereiche (SB1, SB2, SB3, SB4) zugreifenden aktiven Busteilnehmer (MP1, MP2) anzeigt, ob Daten in die Speicherbereiche (SB1, SB2, SB3, SB4) bereits eingeschrieben sind, indem das Meldesignal (SR) dominante und rezessive Zustände aufweist und außerhalb von Zugriffszyklen alle Busteilnehmer einen dominanten Zustand erzeugen, während eines Zugriffszyklus auf die Speicherbereiche (SB1, SB2, SB3, SB4) nur die Busteilnehmer (MP1, MP2, SP1, SP2), in deren Speicherbereiche (SB1, SB2, SB3, SB4) die Daten noch nicht eingeschrieben sind. Die Erfindung wird angewandt in Automatisierungsgeräten.

Description

Anordnung mit mehreren aktiven und passiven Busteilnehmern
Die Erfindung betrifft eine Anordnung mit mehreren aktiven und passiven Busteilnehmern, denen jeweils ein Speicher zugeordnet ist.
Um Hard- und Software-Aufträge im gesamten System gleich¬ zeitig auslösen zu können, weisen die Speicher in derarti¬ gen Anordnungen jeweils einen Speicherbereich auf. Der Inhalt des Speicherbereichs jedes Busteilnehmers muß iden¬ tisch sein und Änderungen des Inhalts in diesem Speicher¬ bereich müssen synchron erfolgen, wobei verschiedene Lauf¬ zeiten im System zu berücksichtigen sind. Unter einem Speicherbereich werden z. B. Datenspeicher (RAM) oder Register der Busteilnehmer verstanden, auf die jeder aktive Busteilnehmer lesend oder schreibend zugreift.
In der älteren deutschen Patentanmeldung P 42 19 005.3 wird ein Rechnersystem mit mehreren miteinander verbunde- nen Prozessoren vorgeschlagen, denen jeweils ein Speicher zugeordnet ist, wobei die Speicher jeweils einen gemein¬ samen Speicherbereich aufweisen, auf den die Prozessoren zugreifen. Der gemeinsame Speicherbereich dient dazu, Be- triebszustandswechsel der Prozessoren bzw. eine synchrone Bearbeitung von Prozessoraufträgen einzuleiten. Dieses
Rechnersystem hat keinen Bezug zu der Art einer Anordnung, auf die sich die Erfindung bezieht.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art zu schaffen, in welcher der Inhalt des Speicherbereichs quasi synchron geändert wird.
Zur Lösung dieser Aufgabe weist eine neue Anordnung die Merkmale des Anspruchs 1 auf. Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Die erfindungsgemäße Anordnung wird insbesondere in einer speicherprogrammierbaren Steuerung eingesetzt, vorzugs¬ weise in einer speicherprogrammierbaren Steuerung mit einem Zentralgerät und mindestens einem Erweiterungsgerät, die über ein den Systembus und die Meldeleituπg aufweisen¬ des Verbindungskabel miteinander verbunden sind.
Anhand der Zeichnung, in der ein Ausführungsbeispiel der Erfindung dargestellt ist, werden im folgenden die Erfin¬ dung sowie Ausgestaltungen und Vorteile näher erläutert.
Es zeigen:
Figur 1 eine erfindungsgemäße Anordnung und
Figur 2 ein Zeitdiagramm der relevanten Steuersignale.
In Figur 1 sind aktive und passive Busteilnehmer in Form von Master- und Slave-Prozessoren über einen parallelen
Adreß-, Daten- und Steuerleitungeπ aufweisenden Systembus SYB miteinander verbunden. Die Master-Prozessoren sind mit MPl, MP2, die Slave-Prozessoren mit SP1, SP2 bezeichnet, denen jeweils ein Speicher Sl , S2, SSI, SS2 zugeordnet ist. Die Speicher Sl, S2, SSI, SS2 weisen jeweils einen Speicherbereich SBl, SB2, SB3, SB4 auf, wobei jeder Pro¬ zessor MPl, MP2, SP1, SP2 auf seinen eigenen Speicher¬ bereich SBl, SB2, SB3, SB4 lesend und jeder Master- Prozessor MPl, MP2 auf jeden Speicherbereich SBl, SB2, SB3, SB4 schreibend zugreifen kann. Dazu weisen die
Master-Prozessoren MPl, MP2 zur Übertragung eines Lese- und Schreibsignals eine Lese- und eine Schreibleitung RL, WL auf, die Slave-Prozessoren nur eine Leseleitung RL, wobei die Schreibleitung WL über den Systembus SYB zu allen Prozessoren MPl, MP2, SP1, SP2 geführt ist. Die
Master-Prozessoren MPl, MP2 sind zusätzlich mit Arbitern ARl, AR2 versehen, um die Verwaltung des Systembusses SYB zu übernehmen, Busanforderungen der Master-Prozessoren zu bearbeiten, Buszuteilungsentscheidungen zu treffen und um den Systembus SYB für nicht zugriffsberechtigte Master- Prozessoren zu verriegeln. Eine Meldeleitung ML ist mit den Prozessoren MPl, MP2 über Pegelabfrageleitungen PA1, PA2 und über durch die Prozessoren MPl, MP2, SP1, SP2 steuerbare Schalter Stl, St2, St3, St4 mit einem Masse¬ anschluß verbunden, über einen Pull-Up-Widerstand R wird die Meldeleitung auf High-Pegel gezogen. Der Pegel auf der Meldeleitung ML dient als Meldesignal SR (System Ready,
Figur 2), das von den Master-Prozessoren gelesen wird, und in einem Ruhezustand, während dem die Schalter Stl, ... mit dem Masseanschluß verbunden sind, ist der Pegel des Meldesignals auf Low-Pegel geschaltet. Dieser Low-Pegel kann daher auf der Meldeleitung ML als dominanter Zustand bezeichnet werden, da er den High-Pegel als rezessiven Zustand überlagert. Der dominante Low-Zustand bleibt so lange erhalten, bis alle Schalter Stl, ... geöffnet sind.
i folgenden wird auf Figur 2 verwiesen, in der in einem Zeitdiagramm ein Schreibsignal WR, das Meldesignal SR und ein Adreßsignal Adr dargestellt ist. Es wird angenommen, daß der Master-Prozessor MPl auf die Speicherbereiche SBl, SB2, SB3, SB4 zwischen einem Zeitpunkt tO und einem Zeit- punkt t4 schreibend zugreift, um neue Daten in diese
Speicherbereiche SBl, SB2, SB3, SB4 einzuschreiben. Dazu adressiert dieser zu einem Zeitpunkt tO seinen eigenen Speicherbereich SBl und die Speicherbereiche SB2, SB3, SB4 der Prozessoren MP2, SP1, SP2 und aktiviert das Schreib- signal WR zwischen einem Zeitpunkt tl und t3. Außerhalb des Schreibzugriffs zu Zeitpunkten vor dem Zeitpunkt tO und nach dem Zeitpunkt t4 bleiben die Schalter Stl, ... geschlossen, und der dominante Low-Zustand stellt sich ein. Dieser Zustand bleibt so lange erhalten, bis die neuen Daten während des Schreibzugriffs in die Speicher¬ bereiche SBl, SB2, SB3, SB4 aller Prozessoren eingeschrie¬ ben sind. Die Prozessoren MPl, MP2, SP1, SP2 zeigen dies dem Master-Prozessor MPl durch das Meldesignal SR an, indem die Prozessoren MPl, MP2, SP1, SP2 nach dem Ein¬ schreiben der Daten ihren Schalter Stl, St2, St3, St4 öffnen. Haben alle Prozessoren ihren Schalter geöffnet, so ist das Meldesignal SR deaktiviert und schaltet auf den rezessiven High-Pegel um, den der Master-Prozessor über die Meldeleitung ML und die Pegelabfrageleitung PA1 ein¬ liest. Dies ist im vorliegenden Beispiel zum Zeitpunkt t2 der Fall. Das Meldesignal SR bleibt so lange im rezessiven Zustand, bis der Schreibzugriff zum Zeitpunkt t4 abge¬ schlossen ist.
Das Meldesignal SR wird also durch die Prozessoren MPl, MP2, SP1 und SP2 nach folgendem Schema erzeugt:
1. Erfolgt kein Schreibzugriff auf die Speicherbereiche SBl, SB2, SB3, SB4, so aktiviert jeder Prozessor MPl, MP2, SP1 und SP2 durch Schließen der Schalter Stl, St2, St3 und St4 das Meldesignal SR, das einen dominanten Zustand einnimmt.
2. Die Prozessoren MPl, MP2, SP1 und SP2, in deren Spei¬ cherbereiche SBl, SB2, SB3, SB4 neue Daten eingeschrie¬ ben sind, deaktivieren durch Öffnen der Schalter Stl, St2, St3 und St4 das Meldesignal SR, das einen rezes¬ siven Zustand einnimmt.
Um zu verhindern, daß ein Master-Prozessor MPl, MP2 wäh¬ rend eines Lesezugriffs eines anderen Master-Prozessors MPl, MP2 auf seinen Speicherbereich SBl, SB2 einen
Schreibzugriff auf die Speicherbereiche SBl, SB2, SB3, SB4 ausführt, werden die Master-Prozessoren MPl, MP2 sowohl vor einem Schreib- als auch vor einem Lesezugriff arbi- triert. Dadurch wird ein Master-Prozessor während eines sogenannten "Read-Modify-Write"-Zugriffs nicht durch andere Master-Prozessoren gestört. Eine "Ineinander- schachtelung" von Zugriffen mehrerer Master-Prozessoren MPl, MP2 ist ausgeschlossen.
Ebenso verweigert ein Slave-Prozessor SP1, SP2 einem Master-Prozessor MPl, MP2 während eines Schreibzugriffs dieser Master-Prozessoren MPl, MP2 die Quittung, d. h., die Slave-Prozessoren SP1, SP2 aktivieren das Meldesignal SR (dominanter Zustand), falls die Slave-Prozessoren SP1, SP2 gerade aus ihrem Speicherbereich lesen. Der Schreib¬ zugriff wird so lange gestoppt, bis die Slave-Prozessoren SP1, SP2 ihre internen Leseoperationen beendet haben.
Zum Anschluß von Prozessoren, die über keine Steuerleitung ML für das Meldesignal SR verfügen, kann eine Adaptions- einrichtung zwischen den jeweiligen Prozessoren und dem Systembus SYB eingefügt werden. Diese erzeugt das Melde¬ signal SR durch einen Timer, dessen Abiaufzeit die längste Dauer eines Zugriffszyklus übersteigen muß. Es wird ab¬ gebrochen, sobald die Adaptionseinrichtung einen High- Pegel des Meldesignals SR erkennt. Falls ein solcher
Prozessor aus der Adaptionseinrichtung gezogen wird und ein Zugriff stattfindet, kann ein Abbruch des Zugriffs erst nach Ablauf des Timers erfolgen. Durch die Adaptions¬ einrichtung ist die Kompatibilität der neuen Anordnung mit bisher verfügbaren Prozessoren gewahrt.
Interface-Module, die zur Kopplung eines Zentralgerätes mit Erweiterungsgeräten dienen, halten das Meldesignal SR bei einem Zugriff auf Prozessoren in einem Erweiterungs- gerät so lange auf Low-Pegel, bis die entfernteste Einheit in ihren Koppelsträngen das Schreibsignal empfangen und ihr Meldesignal SR an das Zentralgerät zurückgegeben hat. Die dafür erforderliche Zeit entspricht der zweifachen maximalen Signallaufzeit im Strang. Diese Zeitinforma- tion entnimmt das Interface-Modul ihrem individuellen Strang-Timing bzw. der Information über die Kabellänge zwischen den jeweiligen Prozessoren.

Claims

Patentansprüche
1. Anordnung
- mit mehreren über einen parallelen Adreß-, Daten- und Steuerleitungen aufweisenden Systembus (SYB) verbundenen aktiven und passiven Busteilnehmern (MPl, MP2, SPl, SP2),
- mit einem Arbiter (ARl; AR2) zum Verwalten des System¬ busses (SYB), - mit den Busteilnehmern (MPl, MP2, SPl, SP2) zugeordneten Speichern (Sl, S2, SSI, SS2), die jeweils einen Spei¬ cherbereich (SBl, SB2, SB3, SB ) aufweisen, wobei jeder Busteilnehmer (MPl, MP2, SPl, SP2) auf seinen eigenen Speicherbereich (SBl, SB2, SB3, SB4) lesend und jeder aktive Busteilnehmer (MPl, MP2) auf jeden Speicher¬ bereich (SBl, SB2, SB3, SB4) schreibend zugreifen kann,
- mit einer Steuerleitung (ML) zur Übertragung eines Meldesignals (SR), welches dem gerade auf die Speicher¬ bereiche (SBl, SB2, SB3, SB4) zugreifenden Busteilnehmer (MPl, MP2) anzeigt, daß Daten in die Speicherbereiche (SBl, SB2, SB3, SB4) eingeschrieben werden, indem das Meldesignal (SR) dominante und rezessive Zustände auf¬ weist und außerhalb von Zugriffszyklen alle Busteil¬ nehmer einen dominanten Zustand erzeugen, während eines Zugriffszyklus auf die Speicherbereiche (SBl, SB2, SB3, SB4) nur die Busteilnehmer (MPl, MP2, SPl, SP2), in deren Speicherbereiche (SBl, SB2, SB3, SB4) die Daten noch nicht eingeschrieben sind.
2. Anordnung nach Anspruch 1, d a d u r c h g e ¬ k e n n z e i c h n e t , daß während eines Lesezugriffs der passiven Busteilnehmer (SPl, SP2) auf ihre Speicher¬ bereiche (SB3, SB4) die passiven Busteilnehmer (SPl, SP2) einen dominanten Zustand des Meldesignals (SR) erzeugen.
3. Anordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß der Arbiter (ARl; AR2) vor einem Lese- oder Schreibzugriff eines aktiven Bus¬ teilnehmers (MPl, MP2) den Systembus (SYB) gegen Zugriffe anderer aktiver Busteilnehmer (MPl, MP2) blockiert.
4. Anordnung nach einem der Ansprüche 1 bis 3, d a ¬ d u r c h g e k e n n z e i c h n e t , daß die Busteilnehmer (MPl, MP2, SPl, SP2) Baugruppen in einem Baugruppenträger sind.
5. Anordnung nach einem der Ansprüche 1 bis 3, d a ¬ d u r c h g e k e n n z e i c h n e t ,
- daß die Busteilnehmer Baugruppen in mehreren Baugruppen¬ trägern sind und
- daß die Steuerleitung (ML) in alle Baugruppenträger geführt ist.
6. Anordnung nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , daß Baugruppen, die kein Meldesignal (SR) erzeugen können, über eine Adaptions- einrichtung an den Systembus (SYB) angeschlossen sind, die ein Meldesignal (SR) erzeugt, das mindestens um die längste Dauer eines Zugriffszyklus verzögert den rezessi¬ ven Zustand einnimmt.
7. Anordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t ,
- daß die Steuerleitung (ML) mit einem Pull-Up-Widerstand (R) versehen ist und
- daß die Busteilnehmer (MPl, ...) mit einem Open- Collector-Ausgang an die Steuerleitung (ML) angeschlos¬ sen sind.
8. Speicherprogrammierbare Steuerung mit einer Anordnung nach einem der Ansprüche 1 bis 7.
9. Speicherprogrammierbare Steuerung mit einem jeweils eine Anordnung nach einem der Ansprüche 1 bis 7 aufweisen- den Zentralgerät und mindestens einem Erweiterungsgerät, die über ein den Systembus (SYB) und die Meldeleitung (ML) aufweisendes Verbindungskabel verbunden sind.
PCT/DE1993/001042 1992-11-04 1993-10-29 Anordnung mit mehreren aktiven und passiven busteilnehmern Ceased WO1994010632A1 (de)

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DE19934304259 DE4304259A1 (de) 1993-02-12 1993-02-12 Anordnung mit mehreren aktiven und passiven Busteilnehmern

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EP (1) EP0667015B1 (de)
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