WO1999034436A1 - Semiconductor device - Google Patents

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Definitions

  • the present invention relates to a semiconductor device in which a semiconductor chip is mounted on a substrate by flip-chip connection, and the semiconductor chip is bonded and fixed to the substrate via bonding means.
  • the flip-chip connection refers to a method of connecting the active element surface of the semiconductor chip 12 to the substrate 10 as shown in FIG. 2 (c).
  • solder bumps as electrodes on the semiconductor chip 12 are used. After forming the semiconductor chip 12 and turning the semiconductor chip 12 upside down to match the mounting position of the substrate 10, the solder bumps 16 are melted and the electrodes of the semiconductor chip 12 are simultaneously connected to connection terminals (not shown) formed on the substrate 10. At the same time, the semiconductor chip 12 is fixed on the substrate 10.
  • the solder bumps 16 can be arranged not only around the semiconductor chip 12 but also at any position on the semiconductor chip 12, so that a large number of input / output terminals (IZO) can be easily obtained.
  • IZO input / output terminals
  • the semiconductor chip 12 is directly mounted on the substrate 10 via solder as described above, the connection between the substrate 10 and the active element surface of the semiconductor chip 12 is improved in order to improve the reliability (strength, etc.) of the connection portion.
  • an underfill agent (epoxy resin, etc.) 18 as an adhesive is filled in the gaps between the two to reinforce them.
  • an anisotropic conductive film that functions as an adhesive in the same manner as the underfill agent, instead of the underfill agent, is attached to the substrate 10 using an anisotropic conductive adhesive.
  • the semiconductor chip 12 may be connected.
  • a semiconductor chip on which gold stud bumps are formed by gold wire bonding and a substrate on which an anisotropic conductive adhesive is applied or an anisotropic conductive film is mounted are prepared.
  • the semiconductor chip is placed on the substrate via an anisotropic conductive adhesive or an anisotropic conductive film, and the connection between the substrate and the semiconductor chip is established by heating and pressing.
  • the conductive film contains approximately 3 zm of nickel particles in an epoxy resin, and is cured by this heating in the same manner as an underfill agent.
  • the conventional semiconductor device 14 described above has the following problems.
  • the outer shape of the substrate 10 or the semiconductor chip 12 is obtained from a large square (rectangular or square) substrate having a predetermined dimension, which is usually called a fixed-size substrate in the case of the substrate 10, or the semiconductor chip 12.
  • a large square (rectangular or square) substrate having a predetermined dimension which is usually called a fixed-size substrate in the case of the substrate 10, or the semiconductor chip 12.
  • the semiconductor chips 12 are mounted on the substrate 10 such that the sides of each semiconductor chip 12 are parallel to the sides of the substrate 10. Further, in general, the semiconductor chip 12 is mounted such that the center thereof is the center of the substrate 10. refer graph1.
  • the semiconductor device 14 is basically mounted on a circuit board (not shown) having a flat shape, in order to reduce the cause of poor connection between the circuit board and the board 10, Is also a flat shape It is desirable.
  • connection between the substrate 10 and the semiconductor chip 12 is made up of an underfill agent 18, an anisotropic conductive adhesive, and an anisotropic conductive film, which are filled for the purpose of improving durability and reliability.
  • the stretched substrate 10 contracts gradually as the temperature decreases.
  • the substrate 10 on which the semiconductor chip 12 is mounted (fixed) via the filler 18 is used. (That is, the area of the substrate 10 that is in contact with the underfill agent 18).
  • the amount of shrinkage of B is smaller than that of the other parts of the substrate 10 because the thermal expansion coefficient of the semiconductor chip 12 is smaller than that of the substrate 10. Less than shrinkage. Therefore, when the substrate 10 is viewed from the side, and the semiconductor chip 12 is separated into a mounting surface side and a rear surface side thereof, the mounting surface side including the region B where the semiconductor chip 12 is mounted is considered.
  • the amount of shrinkage on the back side is greater than the amount of shrinkage, and as a result, the substrate 10 warps so that the back side becomes concave, as shown in FIG. 2 (c).
  • the warpage of the substrate 10 that is, the warpage of the semiconductor device 14 there is the following relationship between the substrate 10 and the region B on which the semiconductor chip 12 is mounted.
  • the warpage of the substrate 10 is a phenomenon that occurs because the region B of the substrate 10 in contact with the underfill agent 18 does not contract based on the original thermal expansion coefficient of the substrate 10.
  • the warp occurs radially around the region B, more specifically, radially around the center point of the region B over the entire substrate 10.
  • the larger the width of the region B located on the virtual straight line L the larger the amount of warpage.
  • the substrate 10 is bent substantially in a U-shape around the region B as a whole, and is thus warped. Is maximum at the intersection of the virtual straight line L farthest from the region B and the outline of the substrate 10. Further, in the rectangular substrate 10, the above-described intersection portion that is farthest when the region B is the center is an intersection portion when the virtual straight line L overlaps a diagonal line of the substrate 10, that is, a corner portion. In other words, there is a relationship that the warp generated at the corners of the substrate 10 located at both ends along the diagonal is maximized.
  • both the substrate 10 and the semiconductor chip 12 are square, and the semiconductor chip 12 is arranged on the substrate 10 so that each side is parallel to each other.
  • the semiconductor chip 12 and the semiconductor chip 12 are mounted so that the center positions thereof coincide with each other. For this reason, since the diagonal line of the substrate 10 and the diagonal line of the semiconductor chip 12 overlap, the width of the region B on the diagonal line where the warp is the largest for the substrate 10 is the largest. In such a configuration, the amount of warpage of the substrate 10 becomes the largest. Therefore, there is a problem that the possibility that large warpage is generated at the four corners of the substrate 10 is extremely high.
  • an object of the present invention is to provide a semiconductor device capable of reducing the warpage of a substrate.
  • a substrate made of an insulating material having a connection terminal on a surface, and the connection terminal and an electrode are flip-chip connected and mounted on the substrate.
  • a semiconductor device comprising: a semiconductor chip having the electrode; and an adhesive unit filled between the substrate and the semiconductor chip.
  • Each side in the plane shape of the substrate is not parallel to any one side with respect to each side in the plane shape of the semiconductor chip, and the substrate is not parallel to a diagonal line in the plane shape of the semiconductor chip.
  • a semiconductor device is provided in which the diagonal line in the planar shape does not overlap with any diagonal line.
  • the width of the contact area between the bonding means and the substrate on the diagonal line where the substrate is most likely to warp is more reliable than in the conventional case where the diagonal lines of the substrate and the semiconductor chip overlap each other. narrow. Therefore, warpage at both ends of the diagonal line of the substrate, ie, at the corners can be reduced.
  • the semiconductor chip and the substrate have a square or rectangular outer shape, but even in this case, each side of the substrate is any one side of the semiconductor chip. In addition, it is not parallel, and the diagonal of the substrate does not overlap with any diagonal of the semiconductor chip.
  • the bonding means may be any of an underfill agent made of an epoxy resin, an anisotropic conductive adhesive, and an anisotropic conductive film having an adhesive function.
  • the same warpage reduction effect can be obtained by using any of the bonding means.
  • FIG. 1 is a plan view showing an outer shape of an example of a conventional semiconductor device.
  • FIGS. 2 (a), 2 (b) and 2 (c) are explanatory diagrams showing the manufacturing process of a conventional semiconductor device, and FIG. 2 (a) shows a semiconductor chip mounted on a substrate by flip chip connection.
  • Fig. 2 (b) is a state filled with an underfill agent
  • Fig. 2 (c) is a state in which the underfill agent is cured and returned to room temperature. is there.
  • FIG. 3 is a plan view showing a first embodiment of the semiconductor device according to the present invention.
  • FIGS. 4 (a) and 4 (b) are plan views showing the relationship between a substrate and a region in a second embodiment of the semiconductor device according to the present invention
  • FIG. FIG. 4 (b) is a plan view showing a state in which the semiconductor chip is mounted with the semiconductor chip tilted.
  • FIG. 5 (a), 5 (b) and 5 (c) are plan views showing the relationship between the substrate and the region in the third embodiment of the semiconductor device according to the present invention.
  • Figure 5 (b) shows the semiconductor chip rotated and tilted.
  • Fig. 5 (c) shows a state in which one diagonal line of the semiconductor chip overlaps one diagonal line of the substrate, and the semiconductor chip is further rotated so that the semiconductor chip is tilted with respect to the substrate and both diagonal lines
  • FIG. 4 is a plan view showing a state where no overlapping occurs.
  • FIG. 6 is an explanatory diagram for explaining the concept of a corner of a substrate or a semiconductor chip.
  • 7 (a) to 7 (d) are cross-sectional views showing various types of completed semiconductor devices of the present invention.
  • FIG. 8 is a sectional view showing a state where the semiconductor device of the present invention is mounted on a motherboard.
  • FIGS. 9 (a) and 9 (b) are a chart and a graph showing comparison data of the amount of warpage between the semiconductor device according to the first embodiment and the conventional semiconductor device.
  • an underfill agent is used as an example of the adhesive interposed between the substrate 10 and the semiconductor chip 12, but as described in the conventional example, an anisotropic conductive material is used.
  • an adhesive—an anisotropic conductive film is used.
  • Both the substrate 10 and the semiconductor chip 12 constituting the semiconductor device 14 are formed in a square external shape.
  • the semiconductor chip 12 is mounted on the substrate 10 by flip-chip connection so that the center of the semiconductor chip 12 becomes the center of the substrate 10, and is adhered and fixed by an underfill agent 18.
  • each side of the substrate 10 and the semiconductor chip 12 is parallel to each other, and each diagonal T of the semiconductor chip 12 overlaps two diagonals S of the substrate 10 (
  • the semiconductor chip 12 is relatively positioned with respect to the substrate 10 as shown by the solid line in FIG.
  • the semiconductor chip 12 is rotated and tilted so that the diagonal T of the semiconductor chip 12 deviates from the diagonal S of the substrate 10. As an example, in this example, it is rotated 45 degrees.
  • the four corners of the semiconductor chip 12 are not located at all on the diagonal line S of the substrate 10, and furthermore, the diagonal line of the area (contact area) B of the substrate 10 that comes into contact with the underfill agent 18 that causes warpage.
  • the length on S is the minimum length because the diagonal line S and each side of the semiconductor chip 12 are parallel or orthogonal. Therefore, the warpage of the substrate 10 along the diagonal line S is minimized. That is, the warpage of the semiconductor device 14 as a whole is also minimized.
  • the semiconductor chip 12 is inclined at 45 degrees so that the warp along the diagonal line S of the substrate 10 is minimized, but the angle is not particularly limited, as indicated by the dashed line in FIG.
  • the semiconductor chip 12 is rotated relative to the substrate 10 so that the diagonal line T of the semiconductor chip 12 is displaced from the diagonal line S of the substrate 10, the semiconductor device 12 must be rotated. Also, the amount of warpage can be reduced.
  • the substrate 10 and the semiconductor chip 12 constituting the semiconductor device 14 are both formed in a rectangular shape whose outer shapes are similar to each other.
  • the semiconductor chip 12 is mounted on the substrate 10 by flip-chip connection so that the center of the semiconductor chip 12 becomes the center of the substrate 10, and is adhered and fixed by an underfill agent 18.
  • the configuration of the conventional semiconductor device 14 both sides of the substrate 10 and the semiconductor chip 12 are both parallel shown in FIG.
  • the semiconductor chip 12 is rotated relative to the substrate 10 and tilted so that each diagonal T of the semiconductor chip 12 is separated from the diagonal S of the substrate 10.
  • the length of the contact area B of the substrate 10 in contact with the underfill agent 18 that causes warpage on the diagonal line S becomes shorter than that of the conventional semiconductor device 14, so that the substrate 10 The warpage that occurs along the diagonal line S is minimal. Therefore, the warpage is reduced even when considering the entire substrate 10 and the entire semiconductor device 14.
  • the semiconductor chip 12 is rotated with respect to the substrate 10 as shown by the dashed line in FIG.
  • One of the sides, in this case, especially the long side may be parallel to the diagonal S.
  • the length of the contact area B on the diagonal line S of the substrate 10 becomes the shortest.
  • the semiconductor chip 12 is square, there is no distinction between the short side and the long side.
  • the long side is similarly determined. Can be said to be parallel to the diagonal line S, the length of the contact area B on the diagonal line S of the substrate 10 becomes the shortest, and the warpage is minimized.
  • the outer shapes of the substrate 10 and the semiconductor chip 12 constituting the semiconductor device 14 are not similar to each other.
  • the semiconductor chip 12 is formed in a square shape and a rectangular shape of the substrate 10.
  • the semiconductor chip 12 is mounted on the substrate 10 by flip-chip connection so that the center of the semiconductor chip 12 becomes the center of the substrate 10, and is adhered and fixed with an underfill agent 18.
  • the semiconductor chip 12 is positioned on the diagonal line S of the substrate 10.
  • Diagonal lines T do not overlap. Therefore, as shown in FIG. 5B, when the semiconductor chip 12 is rotated relative to the substrate 10 and one diagonal T of the semiconductor chip 12 overlaps one of the diagonals S of the substrate 10, By comparison, the amount of warpage of the substrate 10 along the diagonal line T is small.
  • the semiconductor chip 12 is further rotated in the same direction from the state shown in FIG. 5B, and the longer side of each side of the semiconductor chip 12 (in this embodiment, When the semiconductor chip 12 is square, one of the opposing sides is parallel to one diagonal line S of the substrate 10, so that the semiconductor chip 12 comes into contact with the underfill agent 18 that causes warpage.
  • the length of the region B of the substrate 10 on the diagonal S is minimized, and the warpage generated along the diagonal S of the substrate 10 is minimized.
  • Some semiconductor chips 12 and substrates 10 have corners cut off as shown in FIG. 6, but in such semiconductor chips 12 and the like, the extension lines of the respective sides are connected to each other.
  • the intersection may be a virtual corner D, and a line connecting these virtual corners D may be a diagonal.
  • FIGS. 7 (a) to 7 (d) show a type of a completed semiconductor device of the present invention as a finished product, particularly classified according to the type of substrate.
  • FIG. 7A shows a ball grid array type semiconductor device in which solder bumps 30 are also used as external connection terminals on the substrate 10.
  • Fig. 7 (b) shows a pin grid array type semiconductor device that uses pins 20 as external connection terminals on the substrate 10.
  • FIG. 7 (c) shows a land grid array type semiconductor device in which a land 22 is used as an external connection terminal.
  • FIG. 7 (d) shows a ball-grid / array semiconductor device, in which a gold stud bump (Au Stud Bump) is used as the electrode 24 of the semiconductor element 12 and the bonding means is used.
  • An anisotropic conductive film 26 is used.
  • FIG. 8 shows a state where the semiconductor device of the present invention is further mounted on the motherboard 28.
  • the semiconductor device is a ball / grid / array type shown in FIG. 7 (a), and other types can be mounted on the motherboard 28 as well.
  • the stress of the bonding portion of the solder bump 30 of the substrate 10 to the mother board 28 is reduced.
  • FIGS. 9 (a) and 9 (b) for comparison, a sample of a semiconductor device having a conventional configuration (3, 2, 8, 6, 4) and a first implementation example are shown.
  • Samples (5, 9, 1, 7, 10) of the semiconductor device 14 in the above-described embodiment are prepared in plural numbers (for example, five), and the initial state (Initial: semiconductor chip 12
  • the warpage in the final state (After UF) after curing with the underfill agent 18 was measured, and the initial state was measured.
  • the displacement (De lta) of the warpage from the point to the final state was determined individually and compared.
  • the size of the semiconductor chip 12 is 15 mm angle and the size of the substrate 10 is 40 mm angle.
  • a non-contact type measuring device (RVS I; LS-3900DB) is used to measure the amount of warpage.
  • a semiconductor device with the conventional configuration in the initial state (the configuration in Fig. 1)
  • the semiconductor devices of the present invention having the same tendency and amount of warpage as those of the semiconductor device of the present invention (the configuration of the embodiment in FIG. 3) were picked up.
  • the width of the contact area between the adhesive and the substrate on the diagonal line where the substrate is most likely to warp is the same as the conventional case where the diagonal lines of the substrate and the semiconductor chip overlap. Hence narrow compared to. Therefore, the warpage at both ends of the diagonal line of the substrate, that is, at the corners can be reduced, and as a result, the warpage of the entire semiconductor device can be reduced.
  • the width of the area where the semiconductor chip is mounted on the diagonal of the substrate is minimized. This has the effect of reducing the amount of warpage.
  • a pole grid array type semiconductor device or a land grid array type semiconductor device requires particularly flatness when mounted on a mother board 28, so that the substrate If 10 is warped, a solder bump / land that cannot be connected to the motherboard 28 will occur. Therefore, it is particularly preferable to apply the present invention in this case.

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Description

明 細 書 半導体装置 技術分野
本発明は、 基板に半導体チップがフ リ ップチップ接続して搭載さ れ、 半導体チップが接着手段を介して基板に接着固定されて成る半 導体装置に関する。 背景技術
図 1 と図 1 の A— A断面図である図 2 ( c ) を用いて、 絶縁材料 から成る基板 10に半導体チップ 12が搭載された半導体装置 14の一般 的な構造について説明する。
ここでフ リ ップチップ接続とは図 2 ( c ) のように、 半導体チッ プ 12の能動素子面を基板 10に向けて接続する方法を言い、 通常、 半 導体チップ 12に電極と してのハンダバンプ 16を形成し、 半導体チッ プ 12を裏返して基板 10の搭載位置に合わせた後、 ハンダバンプ 16を 溶かしていっぺんに半導体チップ 12の電極を基板 10に形成された接 続端子 （不図示） と接続し、 同時に半導体チップ 12を基板 10上に固 定するものである。 ハンダバンプ 16は半導体チップ 12の周囲だけで なく、 半導体チップ 12の任意の位置に配置できるため、 容易に多く の入出力端子 （ I Z O ) 数が取れるという ものである。
また、 このように半導体チップ 12が基板 10にハンダを介して直接 搭載されるため、 接続部分の信頼性 （強度等） を向上させる目的で 、 基板 10と半導体チップ 12の能動素子面との間の隙間に接着剤とな るアンダーフィル剤 （エポキシ系樹脂等） 18を充填し、 補強する場 合もある。 また、 フ リ ップチップ接続を行う際、 アンダーフ ィ ル剤に代えて 、 アンダーフィル剤と同様に接着剤と して機能する異方導電性フィ ルムゃ異方導電性接着剤を用いて基板 10に半導体チップ 12を接続す る場合もある。 詳細には、 金線のワイヤボンディ ングで金のスタ ツ ドバンプを形成した半導体チップと、 異方導電性接着剤を塗布また は異方導電性フ イ ルムを載せた基板を用意する。 そして基板上に異 方導電性接着剤または異方導電性フィルムを介して半導体チップを 載せ、 加熱加圧して基板と半導体チップとの接続をとるのであるが 、 異方導電性接着剤または異方導電性フィルムはエポキシ系樹脂中 に、 3 z m程のニッケルの粒子を含有したものであり、 この加熱に よってアンダーフ ィ ル剤と同様に硬化する。
しかしながら、 上述した従来の半導体装置 14には次のような課題 力、ある。
基板 10や半導体チップ 12の外形は、 基板 10の場合には通常定尺基 板と呼ばれる所定の寸法の大きな方形 （長方形若しく は正方形を言 う） の基板から、 また半導体チップ 12の場合にはスライスされた所 定の直径のシリ コ ンゥヱハからそれぞれなるべく多くの基板 10や半 導体チップ 12を無駄なく取り出せるようにするため、 かつ基板 10や 半導体チップ 12に形成する回路配線の配線効率を向上させるために 外形が正方形になるように切りだされる。
また、 半導体チップ 12は基板 10に、 それぞれの半導体チップ 12の 各辺同士が基板 10の辺に対して互いに平行となるように搭載される 。 さ らに一般には、 半導体チップ 12はその中心が基板 10の中心とな るように搭載される。 図 1参照。
そして、 半導体装置 14を、 基本的にはフラ ッ トな形状の回路基板 (不図示） に実装する際には回路基板と基板 10との間の接続不良の 原因を少なくするために半導体装置 14もまたフラ ッ 卜な形状である ことが望ま しい。
ところが、 基板 10と半導体チップ 12の接続部分は、 上述したよう に、 耐久性や信頼性の向上を目的として充塡されるアンダーフ ィ ル 剤 18ゃ異方導電性接着剤ゃ異方導電性フィルムは熱硬化性樹脂を用 いたものであり、 キュア工程を経ることで硬化するが、 このキュア 工程を経た後には基板 10が反るという現象が現実には生ずる。
この基板 10が反る現象について、 キュア工程前、 キュア工程中、 キュア工程後に分けて詳細に図 2 ( a ) 〜図 2 ( c ) を用いて説明 する。 なお、 半導体チップ 12と基板 10との間に介装される接着剤と してはアンダーフ ィ ル剤を用いて場合について説明するが、 異方導 電性接着剤ゃ異方導電性フ イ ルムを用いた場合も同様である。
まずキュア工程前、 つまり図 2 ( a ) に示すように基板 10に半導 体チップ 12を搭載した状態では双方ともほとんど反りは生じない。 基板 10単体のときの反り量と略同じである。
次に、 アンダーフ ィ ル剤 18を基板 10と半導体チップ 12との間の隙 間に充塡してキュア している工程中では、 高温下において基板 10は 熱膨張により伸びるが、 ァンダーフィル剤 18が完全に硬化するのは 基板 10が伸びきつた状態以降であるため、 このキュア工程中でも双 方ともほとんど反りは生じない。 図 2 ( b ) 参照。
最後に、 キュア工程後に常温に戻す際には、 伸びきつた基板 10は 温度が下がるにつれて次第に収縮するのであるが、 ァンダ一フィル 剤 18を介して半導体チップ 12が搭載 （固定） された基板 10の領域 （ つまりアンダーフ ィ ル剤 18と接触している基板 10の領域） Bの収縮 量は、 半導体チップ 12の熱膨張係数が基板 10のそれより も小さいた め、 基板 10の他の部分の収縮量より も小さい。 よって、 基板 10を側 面から見て、 半導体チップ 12の搭載面側とその背面側とに分けて考 えた場合に、 半導体チップ 12が搭載された領域 Bを含む搭載面側の 収縮量より も背面側の収縮量の方がより多く なり、 結果と して図 2 ( c ) に示すように基板 10は背面側が凹状となるように反る。
そして、 この基板 10の反り、 すなわち半導体装置 14の反りに関し ては、 基板 10と半導体チップ 12が搭載される領域 Bとの間に次の関 係がある。
第 1 に、 基板 10の反りは、 アンダーフィル剤 18と接触している基 板 10の領域 Bが基板 10本来の熱膨張係数に基づいて収縮しないこと が原因となって起こる現象であり、 その反りは領域 Bを中心に、 詳 細には領域 Bの中心点を中心に放射状に基板 10全体に発生する。 そ して、 領域 Bの中心点を通過する仮想直線 Lに沿つた基板 10の反り を考えた場合、 この仮想直線 L上に位置する領域 Bの幅が広い程、 反り量が多く なるという関係がある。
第 2 に、 同じく仮想直線 Lに沿った基板 10の反りを考えた場合、 基板 10は上述したように領域 Bを中心と して全体的に略 U字に折曲 して反るため、 反りによる変位は領域 Bから最も離れた仮想直線 L と基板 10の外形線との交点部分で最大となる。 そして、 方形の基板 10において、 領域 Bを中心と した場合に最も離れた上記交点部分と は、 仮想直線 Lが基板 10の対角線と重なった際の交点部分、 すなわ ち隅部である。 つまり、 対角線に沿ってその両端に位置する基板 10 の隅部に生ずる反りが最大となるという関係がある。
以上の 2つの関係を従来の半導体装置 14に適応して見ると、 基板 10も半導体チップ 12も共に正方形であり、 基板 10に半導体チップ 12 が互いの各辺が平行となるように、 かつ基板 10と半導体チップ 12の 中心位置が一致するように搭載されている。 このため、 基板 10の対 角線と半導体チップ 12の対角線とが重なっていることから、 基板 10 にとつて最も反りが大きく なるその対角線上での領域 Bの幅が最も 多い状態になっており、 基板 10の反り量が最も大き く なる構成にな つており、 大きな反りが基板 10の 4つの隅部において発生する可能 性が極めて高いという課題がある。
発明の開示
従って、 本発明は上記課題を解決すべく なされ、 その目的とする ところは、 基板の反りを低減できる半導体装置を提供することにあ る
このような目的を達成するために、 本発明によれば、 表面に接続 端子を有する絶縁材料からなる基板と、 前記接続端子と電極とがフ リ ップチップ接続されて前記基板上に搭載される、 前記電極を有す る半導体チップと、 前記基板と前記半導体チップとの間に充塡され る接着手段と、 から成る半導体装置において、
前記半導体チップの平面形状での各辺に対して前記基板の平面形 状での各辺がいずれの一辺とも平行になっていない上、 前記半導体 チップの平面形状での対角線に対しても前記基板の平面形状での対 角線がいずれの対角線とも重なっていないことを特徴とする半導体 装置が提供される。
これによれば、 基板において最も大き く反り易い対角線上での接 着手段と基板との接触領域の幅が、 従来のように基板と半導体チッ プの各対角線が重なった状態に比べて確実に狭い。 よって、 基板の 対角線の両端、 つまり隅部での反りが低減できる。 具体的には前記 半導体チップおよび前記基板は、 外形が正方形若しく は長方形に形 成される場合がほとんどであるが、 この場合でも半導体チップの各 辺に対して基板の各辺がいずれの一辺とも平行になっていないうえ 、 半導体チップの対角線に対しても基板の対角線がいずれの対角線 とも重なっていないようにすることで基板の隅部での反りを低減で
Sる o また、 前記半導体チップの各辺のいずれかの一辺が、 前記基板の いずれかの対角線と平行となるように基板に搭載すると、 基板の対 角線上での半導体チップの搭載される領域の幅が最小になり、 反り 量も最も少なくすることができる。
また、 接着手段と しては、 エポキシ系樹脂から成るアンダーフィ ル剤、 異方導電性接着剤や接着機能を有する異方導電性フ イ ルムの いずれでもよい。 いずれの接着手段を用いた場合でも同等の反り低 減効果を得ることができる。 図面の簡単な説明
図 1 は従来の半導体装置の一例の外形を示す平面図である。
図 2 ( a ) 、 図 2 ( b ) 及び図 2 ( c ) は従来の半導体装置の製 造工程を示す説明図であり、 図 2 ( a ) は基板に半導体チップをフ リ ップチップ接続で搭載した状態、 図 2 ( b ) はアンダーフィル剤 を充塡した状態、 図 2 ( c ) はアンダーフ ィ ル剤をキュアした後に 常温に戻した状態を示す説明する図 1 の A— A断面図である。
図 3 は本発明に係る半導体装置の第 1 の実施の形態を示す平面図 である。
図 4 ( a ) 及び図 4 ( b ) は本発明に係る半導体装置の第 2の実 施の形態における基板と領域との関係を示す平面図であり、 図 4 ( a ) は基板に半導体チップを、 各辺同士が平行となるように搭載し た状態、 図 4 ( b ) は半導体チップを傾けて搭載した状態を示す平 面図である。
図 5 ( a ) 、 図 5 ( b ) 及び図 5 ( c ) は本発明に係る半導体装 置の第 3の実施の形態における基板と領域との関係を示す平面図で あり、 図 5 ( a ) は基板に半導体チップを、 各辺同士が平行となる ように搭載した状態、 図 5 ( b ) は半導体チップを回転させて傾け 、 半導体チップの対角線の一つが基板の対角線の一つに重なった状 態、 図 5 ( c ) はさ らに半導体チップを回転させ、 半導体チップが 基板に対して傾き、 かつ双方の対角線がいずれも重なっていない状 態を示す平面図である。
図 6 は基板や半導体チップの隅部の概念を説明するための説明図 ある。
図 7 ( a ) 〜図 7 ( d ) は本発明の半導体装置の完成品と しての 種々の類型を示す断面図である。
図 8 は本発明の半導体装置をマザーボ一 卜に搭載した状態を示す 断面図である。
図 9 ( a ) 及び図 9 ( b ) は第 1 の実施の形態における半導体装 置と従来の半導体装置の反り量の比較データを示す図表とグラフで ある。 発明を実施するための最良の形態
以下、 本発明に係る半導体装置の好適な実施の形態を添付図面に 基づいて詳細に説明する。
なお、 以下の実施の形態では基板 10と半導体チップ 12との間に介 装される接着剤には一例と してアンダーフィル剤を用いているが、 従来例で説明したように異方導電性接着剤ゃ異方導電性フ イ ルムを 用いた場合も同様である。
(第 1 の実施の形態）
まず、 半導体装置 14の構造について図 3を用いて説明する。
半導体装置 14を構成する基板 10と半導体チップ 12は共に外形が正 方形に形成されている。 そして、 半導体チップ 12はその中心が基板 10の中心となるように基板 10にフ リ ップチップ接続により搭載され 、 アンダーフ ィ ル剤 18によって接着され、 固定されている。 従来の半導体装置 14では、 図 1 のよう に、 基板 10と半導体チップ 12の各辺が共に平行で、 基板 1 0の 2つの対角線 S上に半導体チップ 12の各対角線 Tが重なつた状態 （基板 10の対角線 S上に半導体チッ プ 12の隅部が位置した状態） であるが、 本実施の形態では図 3 の実 線に示すように、 半導体チップ 12を基板 10に対して相対的に回転さ せて傾け、 半導体チップ 12の対角線 Tが基板 10の対角線 S上から外 れるようにしている。 一例と してこの例では 45度回転させている。 この状態では基板 10の対角線 S上には半導体チップ 12の四隅部分は 全く位置しておらず、 しかも反りの原因となるアンダーフィル剤 18 と接触する基板 10の領域 （接触領域） Bのこの対角線 S上での長さ は、 対角線 S と半導体チップ 12の各辺が平行若しく は直交するため 最小の長さになる。 よって、 基板 10の対角線 Sに沿った反りは最も 少なく なる。 つまり、 半導体装置 14全体と しての反り も最も少なく なる。
なお、 この実施の形態では基板 10の対角線 Sに沿った反りが最も 少なく なるように、 半導体チップ 12を 45度傾ける構成と したが、 特 に角度は問わず、 図 3 の一点鎖線で示すように、 とにかく半導体チ ップ 12の対角線 Tが基板 10の対角線 S上から外れるように半導体チ ップ 12を基板 10に対して相対的に回転させておけば、 必ず従来の半 導体装置 14より も反り量を少なくできる。
(第 2の実施の形態）
まず、 半導体装置 14の構造について図 4を用いて説明する。
半導体装置 14を構成する基板 10と半導体チップ 12は共に外形が互 いに相似関係となる長方形に形成されている。 そして、 半導体チッ プ 12はその中心が基板 10の中心となるように基板 1 0にフ リ ップチッ プ接続により搭載され、 アンダーフ ィ ル剤 1 8によって接着されて固 定されている。 この場合にも、 第 1 の実施の形態と同様に、 図 4 ( a ) に示す従 来の半導体装置 14の構成 （基板 10と半導体チップ 12の各辺が共に平 行） から、 図 4 ( b ) に示すように、 半導体チップ 12を基板 10に対 して相対的に回転させて傾け、 半導体チップ 12の各対角線 Tが基板 10の対角線 S上から外れるようにしている。 これにより、 反りの原 因となるアンダーフィル剤 18と接触する基板 10の接触領域 Bのこの 対角線 S上での長さは、 従来の半導体装置 14の場合に比べて短く な るため、 基板 10の対角線 Sに沿って生ずる反りは最も少なく なる。 従って、 基板 10全体、 半導体装置 14全体と してみても反りは低減さ れる。
また、 この実施の形態において基板 10に生ずる反りを最も少なく するためには、 図 4 ( b ) の一点鎖線で示すように、 半導体チップ 12を基板 10に対して回転させて半導体チップ 12の各辺のいずれかの 一辺、 この場合には特に長辺が対角線 S と平行となるようにすれば 良い。 この状態では基板 10の対角線 S上での接触領域 Bの長さが最 も短く なるからである。 なお、 第 1 の実施の形態では半導体チップ 12は正方形であるため、 短辺、 長辺の区別はなかったが、 一方の対 向する辺同士を長辺と して考えれば、 同様に長辺を対角線 S と平行 となるようにすれば基板 10の対角線 S上での接触領域 Bの長さが最 も短く なり、 反りが最小になるという ことが言える。
(第 3の実施の形態）
まず、 半導体装置 14の構造について図 5を用いて説明する。
半導体装置 14を構成する基板 10と半導体チップ 12の外形は非相似 関係にあり、 一例と して半導体チップ 12は正方形、 基板 10の長方形 に形成されている。 そして、 半導体チップ 12はその中心が基板 10の 中心となるように基板 10にフ リ ップチップ接続により搭載され、 ァ ンダーフ ィ ル剤 18によって接着されて固定されている。 この場合には、 図 5 ( a ) に示す従来の半導体装置 14の構成 （基 板 10と半導体チップ 12の各辺が共に平行） の場合でも、 基板 10の対 角線 S上に半導体チップ 12の対角線 Tが重なつていない。 よって、 図 5 ( b ) に示すように、 半導体チップ 12を基板 10に対して相対的 に回転させ、 半導体チップ 12の 1 つの対角線 Tが基板 10の対角線 S の内の 1 つに重なる場合に比べれば、 基板 10の当該対角線 Tに沿つ た反り量は少ない。
しかし、 第 2の実施の形態と同様にさ らに図 5 ( b ) に示す状態 から半導体チップ 12を同じ方向へ回転させ、 半導体チップ 12の各辺 の内の長辺 （本実施の形態では半導体チップ 12は正方形であるため 、 いずれか一方の対向する辺同士） が基板 10の 1 つの対角線 Sに対 して平行となる状態にすると、 反りの原因となるアンダーフ ィ ル剤 18と接触する基板 10の領域 Bのこの対角線 S上での長さが最小とな り、 基板 10の対角線 Sに沿って生ずる反りは最も少なく なる。
また、 半導体チップ 12や基板 10の中には、 図 6 に示すように隅部 が切りかかれた形状のものがあるが、 このような外形の半導体チッ プ 12等では各辺の延長線同士の交点を仮想隅部 Dと して、 これら仮 想隅部 D同士を結んだ線を対角線とすれば良い。
また、 特に説明はしていないが、 基板 10に対して半導体チップ 12 を傾ける場合にはそれに併せて基板 10に形成する接続パッ ト群の位 置も全体的に傾けて形成することは勿論である。
図 7 ( a ) 〜図 7 ( d ) は本発明の半導体装置の完成品としての 類型であり、 特に基板の種類により区分けしたものである。 図 7 ( a ) はボール · グリ ツ ド · アレイ （Ba l l Gr i d Array)型の半導体装 置で基板 10にも外部接続端子と してのハンダバンプ 30を使用してい る。 図 7 ( b ) はピン · グリ ッ ド · アレイ （ P i n Gr i d Array) 型の 半導体装置で基板 10に外部接続端子と してのピン 20を使用している 。 図 7 ( c ) はラン ド · グリ ッ ド · アレイ （Land Gr i d Array)型の 半導体装置で外部接続端子と してラ ン ド 22を使用している。 図 7 ( d ) はボール · グリ ッ ド ， ァレイ型の半導体装置であるが、 半導体 素子 12の電極 24と して金スタ ッ ドバンプ （Au S t ud Bump) を使用し 、 また接着手段と して異方導電性フイ ルム 26を使用している。
図 8 は本発明の半導体装置を更にマザーボ一 ド 28に搭載した状態 を示す。 半導体装置と しては図 7 ( a ) に示したボール · グリ ッ ド • アレイ型のものである力く、 他の形式のものも同様にマザ一ボー ド 28に搭載可能である。 この場合において、 上述のように基板 10の反 りが低減することから、 基板 10のハンダバンプ 30のマザ一ボー ド 28 に対する接着部の応力が少なく なる。
次に、 一例として図 9 ( a ) 及び図 9 ( b ) に示すように、 比較 のために従来の構成の半導体装置のサンプル （ 3， 2 , 8， 6 , 4 ) と、 第 1 の実施の形態における半導体装置 14のサンプル （ 5， 9 ， 1， 7， 10) をそれぞれ複数個 （一例と して 5個） 用意し、 それ ぞれの初期状態 （I n i t i a l ： 基板 10に半導体チップ 12を搭載した後 の状態） での反り量と、 アンダーフィ ル剤 18を充塡してキュアした 後の最終状態 （Af t e r U. F. ) での反り量（warpage) とをそれぞれ測 定し、 初期状態から最終状態に至る間での反りの変位量（De l ta) を 個々に求め、 比較した。 ここで半導体チップ 12のサイズは 15ミ リ メ 一トル角、 また基板 10のサイズは 40ミ リ メー トル角である。 なお、 反り量の測定には、 非接触型測定器 （RVS I ； LS— 3900DB) を使用し なお、 各サンプルを選ぶ場合には、 初期状態における従来の構成 の半導体装置 （図 1 の構成） と本発明の半導体装置 （図 3の実施例 構成） との反りの傾向や量が揃うようなものをピッ クアップした。
その結果を見ると、 反りの量や反りの傾向が同じ全てのサンプル 同士 （ 5 と 3， 9 と 2， 1 と 8， 7 と 6， 10と 4 ) 間において、 本 発明の実施例に係る半導体装置の変位量の方が少ないという結果が 出ており、 その効果が認められる。 なお、 図 9 ( a ) の方向（Direc tion) の初期状態（Initial) と最終状態 （After U. F. ) では半導体 チップが上にある状態での半導体装置全体の側面から見た反りの状 態を、 初期状態と最終状態とに分けて示している。
以上、 本発明の好適な実施の形態について種々述べてきたが、 本 発明は上述する実施の形態に限定されるものではなく、 発明の精神 を逸脱しない範囲で多くの改変を施し得るのはもちろんである。 産業上の利用可能性
本発明に係る半導体装置によれば、 基板において最も大き く反り 易い対角線上での接着剤と基板との接触領域の幅が、 従来のように 基板と半導体チップの各対角線が重なつた状態に比べて確実に狭い 。 よって、 基板の対角線の両端、 つまり隅部での反りが低減でき、 結果と して半導体装置全体の反りを少なくできる。
さ らに、 半導体チップは、 そのいずれかの一辺が、 基板のいずれ かの対角線と平行となるように基板に搭載すると、 基板の対角線上 での半導体チップの搭載される領域の幅が最小になり、 反り量もよ り少なくすることができるという効果がある。
また、 ポール · グリ ッ ド · アレイ型や、 ラ ン ド · グリ ッ ド · ァレ ィ型の半導体装置は、 マザ一ボー ド 28への実装の際に、 特に平坦性 が求められるので、 基板 10が反っていると、 マザ一ボー ド 28と接続 できないハンダバンプゃラン ドが発生する。 従って、 この場合に本 発明を適用すると特に好適である。

Claims

請 求 の 範 囲
1 . 表面に接続端子を有する絶縁材料からなる基板と、 前記接続 端子と電極とがフ リ ップチップ接続されて前記基板上に搭載される 、 前記電極を有する半導体チップと、 前記基板と前記半導体チップ との間に充填される接着手段と、 から成る半導体装置において、 前記半導体チップの平面形状での各辺に対して前記基板の平面形 状での各辺がいずれの一辺とも平行になっていない上、 前記半導体 チップの平面形状での対角線に対しても前記基板の平面形状での対 角線がいずれの対角線とも重なっていないことを特徴とする半導体 装置。
2 . 前記半導体チップ及び前記基板は、 平面形状での外形が正方 形若しく は長方形に形成されていることを特徴とする請求項 1 に記 載の半導体装置。
3 . 前記半導体チップの各辺のいずれかの一辺が、 前記基板のい ずれかの対角線と平行になつていることを特徴とする請求項 1 に記 載の半導体装置。
4 . 前記接着手段は、 エポキシ系樹脂から成るアンダーフィル剤 であることを特徴とする請求項 1 に記載の半導体装置。
5 . 前記接着手段は、 異方導電性接着剤であることを特徴とする 請求項 1 に記載の半導体装置。
6 . 前記接着手段は、 接着機能を有する異方導電性フ ィ ルムであ ることを特徴とする請求項 1 に記載の半導体装置。
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